반도체 회로

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Circuits
분류: 디지털

CMOS 인버터 전달특성 (VTC)

PMOS(풀업)+NMOS(풀다운)을 상보로 연결한 인버터. 입력 전압을 바꾸면 출력이 반전되고, 스위칭 문턱 Vm과 잡음여유가 파라미터로 변합니다.

공급전압 VDD1.8 V
NMOS 문턱 Vtn0.4 V
PMOS 문턱 |Vtp|0.4 V
β비 (βn/βp)1
핵심 관계식
Vm = (VDD−|Vtp|+Vtn/√βr) / (1+1/√βr)
βr = βn/βp
정적 관통전류 ≈ 0
✓
RESULT · PASS
양산 가능
스위칭 문턱 Vm
0.691 V
VDD
1.8 V
Vm / VDD
38 %
4
CMOS 인버터 회로
VDDPMOSNMOSVinVout
전달특성 Vout vs Vin — 빨간 대각선(Vin=Vout)과의 교점이 Vm
VmVoutVinHIGHLOW
공정 평가 & 진단
✓스위칭 문턱 Vm ≈ 0.691V. 입력이 Vm을 지날 때 출력이 급격히 반전(HIGH↔LOW)합니다.
✓βn/βp≈1.0 — 균형에 가까움. Vm이 VDD/2 부근이면 잡음여유(NM)가 최대.
✓정적 상태에선 NMOS·PMOS 중 하나가 항상 OFF → 관통전류≈0, 정적 전력소모 최소(CMOS의 핵심 장점).
✓이론식 Vm=0.900V (포화 가정)와 수치해가 근접.
📐 이론 정리 · 핵심 수식

CMOS 인버터 (Digital Building Block)

CMOS 인버터는 PMOS(풀업)와 NMOS(풀다운)를 상보적으로 연결한 가장 기본적인 디지털 게이트입니다. 입력이 LOW면 PMOS만 켜져 출력이 HIGH, 입력이 HIGH면 NMOS만 켜져 출력이 LOW가 됩니다. 정적 상태에서 두 소자 중 하나가 항상 꺼져 관통 전류가 거의 없어 정적 전력이 매우 작은 것이 CMOS의 핵심 장점입니다.

Vm = (VDD − |Vtp| + Vtn·√(βn/βp)⁻¹) / (1 + √(βn/βp)⁻¹)— 스위칭 문턱
βn/βp = (μnWn/Ln)/(μpWp/Lp)— μn≈2~3·μp → Wp를 키워 보정
P = P_dyn + P_static ≈ α·C·VDD²·f— 동적 전력이 지배
NM_H = VOH − VIH, NM_L = VIL − VOL— 잡음여유
핵심 수치 · 사실
  • ▸정적 관통전류 ≈ 0 → 정적 전력 최소 (CMOS의 결정적 장점)
  • ▸스위칭 순간에만 관통전류·동적전력 소모
  • ▸대칭 VTC(Vm=VDD/2)면 잡음여유 최대
  • ▸전자 이동도>정공 → 대칭 위해 Wp≈2~3·Wn
면접 포인트
Q. CMOS 인버터의 스위칭 문턱 Vm은 무엇으로 정해지나요?
두 트랜지스터가 모두 포화로 도통하며 In=Ip가 되는 입력 전압입니다. VDD, 두 문턱전압(Vtn, |Vtp|), 그리고 구동력 비 βn/βp로 정해집니다. βn을 키우면(NMOS 강화) Vm이 내려가고, βp를 키우면 올라갑니다. Vm을 VDD/2에 두면 HIGH·LOW 잡음여유가 균형을 이룹니다.
Q. PMOS 폭을 NMOS보다 크게 만드는 이유는?
정공 이동도가 전자 이동도의 약 1/2~1/3이라, 같은 크기면 PMOS 구동력이 약해 VTC가 비대칭이 되고 상승시간이 느려집니다. 이를 보정해 βn≈βp로 맞추려고 PMOS 폭 Wp를 NMOS의 2~3배로 키웁니다. 그러면 대칭 VTC와 균형 잡힌 상승/하강 지연을 얻습니다.
Q. CMOS의 전력 소모는 어디서 오나요?
정적 전력은 누설(subthreshold·게이트·접합)뿐이라 매우 작고, 대부분은 스위칭 시의 동적 전력 P≈α·C·VDD²·f입니다. 부하 커패시터를 충·방전하며 소모되죠. 그래서 VDD를 낮추는 것(제곱 효과)이 전력 절감에 가장 효과적이고, 스위칭 순간 잠깐 흐르는 관통(short-circuit) 전류도 일부 기여합니다.