HBM 제조 공정

HBM 제조 공정
7단계 · 위→아래로 읽기
1

DRAM 코어 다이 제작

DRAM Core Die Fabrication1a/1b nm DRAMWide I/O
단면도 (Cross-section) — 옆에서 자른 모습 · 좁은 화면은 좌우로 스크롤
DRAM 코어 다이광폭 I/O (수백~수천 bit)일반 DRAM 칩 — 적층용으로 얇게 가공
💡쉽게 말하면 HBM은 일반 DRAM 칩을 여러 장 쌓아 만드는 메모리예요. 먼저 쌓을 DRAM 칩을 만들고, 쌓기 좋게 아주 얇게 갈아냅니다.

HBM은 일반 DRAM 셀 공정으로 코어 다이를 제작하되, 수백~수천 개의 광폭 I/O를 갖도록 설계합니다. 여러 장을 수직 적층할 것을 전제로 얇게 가공됩니다.

핵심 포인트
  • ▸HBM 코어 다이는 일반 DRAM과 동일한 셀 공정으로 제작
  • ▸차이점은 초광폭 I/O(채널당 수백 bit)와 TSV 대응 설계
  • ▸적층을 위해 다이를 매우 얇게(~50µm) 백그라인딩
⚠ 주요 불량
셀 불량
일반 DRAM 공정 불량 동일
영향: 리페어 회로로 대체
면접 포인트
Q. HBM이 GDDR 대비 갖는 구조적 차이는?▾ 답
GDDR은 PCB에 개별 패키지로 배치되어 I/O 폭이 제한됩니다. HBM은 다이를 수직 적층하고 TSV로 연결해 채널 수천 bit의 초광폭 인터페이스를 짧은 거리에 구현 → 대역폭과 전력효율이 우수합니다.
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TSV 식각

Through-Silicon Via Etch (Bosch)Bosch 공정직경 ~5µmAR ~10:1
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DRAM 다이 (Si)TSV 식각 (Bosch · 종횡비 ~10:1)
💡쉽게 말하면 칩을 위아래로 관통하는 수직 구멍(TSV)을 뚫는 단계. 쌓은 칩끼리 신호를 곧장 주고받는 '엘리베이터 통로'를 만드는 거예요.

실리콘을 수직 관통하는 TSV(Through-Silicon Via) 홀을 Bosch 공정(식각/패시베이션 반복)으로 식각합니다. TSV는 적층된 다이 간 전기 신호를 수직으로 전달하는 통로입니다.

핵심 포인트
  • ▸Bosch 공정: SF₆ 식각 ↔ C₄F₈ 측벽 보호 반복 → 수직 깊은 홀
  • ▸TSV-middle: 트랜지스터 형성 후, 배선 전에 TSV 형성 (주류)
  • ▸스캘롭(scallop) 측벽 거칠기 제어가 중요
⚠ 주요 불량
TSV 보이드
깊은 홀 충전 불량
영향: 연결 저항↑, 개방
스캘롭 과다
Bosch 사이클 불균형
영향: 측벽 절연/시드 불량
면접 포인트
Q. TSV-first / middle / last 차이는?▾ 답
TSV를 형성하는 시점 차이입니다. First는 소자 전, Middle은 소자 후 배선 전, Last는 배선 후입니다. Middle이 가장 널리 쓰이며 열예산과 정렬의 균형이 좋습니다.
3

TSV 충전 & 백그라인딩

Cu Fill (Electroplating) + Back GrindingCu 전기도금CMP다이 ~50µm
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얇게 간 DRAM 다이 (~50µm)백그라인딩 노출면 — Cu 충전 TSVTSV에 Cu 전기도금 + 뒷면 연마
💡쉽게 말하면 뚫은 구멍을 구리로 채우고, 칩 뒷면을 갈아 그 통로를 드러내는 단계. 칩을 50µm(머리카락 절반) 수준으로 얇게 만듭니다.

TSV 홀에 배리어/시드층을 형성 후 구리(Cu)를 전기도금으로 채웁니다. 이후 웨이퍼 뒷면을 갈아내(백그라인딩) TSV를 노출시키고 다이를 적층 가능한 두께로 얇게 만듭니다.

핵심 포인트
  • ▸Cu 전기도금: 바텀업(bottom-up) 충전으로 보이드 없이 채움
  • ▸백그라인딩으로 TSV 뒷면 노출 → 다이 간 연결점
  • ▸얇아진 다이는 휨·취성에 취약 → 캐리어 웨이퍼 본딩으로 핸들링
⚠ 주요 불량
Cu 돌출(Pumping)
열팽창으로 TSV Cu가 솟음
영향: 상부 배선 응력·균열
백그라인딩 칩핑
얇은 다이 취성
영향: 다이 균열
면접 포인트
Q. TSV Cu pumping이 문제가 되는 이유는?▾ 답
Cu와 Si의 열팽창계수 차이로 고온에서 Cu가 TSV 밖으로 솟아오릅니다(pumping/protrusion). 이것이 상부 배선층(BEOL)에 응력을 주어 균열·신뢰성 문제를 일으키므로 어닐링과 설계로 관리합니다.
4

마이크로범프 형성

Micro-bump (µ-bump) FormationSnAg µ-bump피치 ~40µm
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DRAM 다이 (Cu TSV)마이크로범프 (SnAg · 피치 ~40µm)↑ 위 칩과 이어줄 미세 땜납 돌기
💡쉽게 말하면 칩끼리 맞붙일 때 전기로 이어줄 아주 작은 땜납 돌기(범프)를 만드는 단계. 칩 사이를 잇는 미세한 '단추'예요.

TSV 노출면에 마이크로범프(µ-bump)를 형성합니다. 적층 시 위/아래 다이의 범프가 접합되어 TSV와 함께 수직 전기 경로를 완성합니다. 피치가 매우 작아 정밀 정렬이 필요합니다.

핵심 포인트
  • ▸µ-bump: 일반 솔더볼보다 훨씬 작은 수십µm 피치
  • ▸TSV ↔ µ-bump ↔ 다음 다이 TSV로 수직 연결
  • ▸하이브리드 본딩(Cu-Cu)으로 범프리스 적층 전환 추세
⚠ 주요 불량
범프 미접합(Non-wet)
산화·정렬 오차
영향: 개방, 신호 불량
IMC 과성장
과도한 열
영향: 취성 파괴
면접 포인트
Q. 하이브리드 본딩이 µ-bump를 대체하는 이유는?▾ 답
µ-bump는 피치 축소에 한계가 있고 솔더 IMC·전기저항 문제가 있습니다. 하이브리드 본딩은 Cu 패드와 산화막을 직접 접합해 범프 없이 더 미세한 피치, 낮은 저항, 얇은 적층을 구현합니다(HBM4 등에서 채택 확대).
5

다이 적층 (Stacking)

Die Stacking (TC Bonding)4/8/12-HiTCB / MR-MUF
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8단 적층 (8-Hi) — TSV + µ-bump 본딩베이스 로직 다이DRAM ×8
💡쉽게 말하면 DRAM 칩들을 4·8·12장 수직으로 쌓아 붙이는 단계. 높이 쌓을수록 용량은 커지지만 열·정렬 관리가 어려워집니다.

DRAM 코어 다이를 4/8/12장 수직으로 적층하고 열압착(TCB) 또는 집단 본딩으로 접합합니다. 다이 사이는 언더필(MR-MUF 등)로 채워 기계적 보강과 방열을 합니다.

핵심 포인트
  • ▸TCB(Thermal Compression Bonding): 열+압력으로 범프 접합
  • ▸MR-MUF: 다이 사이를 한 번에 충전+경화 → 방열·생산성 향상(SK하이닉스)
  • ▸적층이 높을수록(12-Hi+) 휨·열·정렬 난이도 급증
⚠ 주요 불량
적층 틸트/오버레이
본딩 정렬 오차 누적
영향: TSV-범프 미정합
워피지(Warpage)
얇은 다이 적층 응력
영향: 접합 불량, 균열
면접 포인트
Q. HBM 적층에서 열(thermal) 관리가 어려운 이유는?▾ 답
다이를 쌓으면 아래쪽 다이의 열이 빠져나갈 경로가 막힙니다. 특히 로직 다이 위 DRAM은 발열에 민감(리텐션 저하)해 언더필 소재의 열전도, 적층 구조 설계가 중요합니다.
6

인터포저 통합 (CoWoS)

Interposer Integration (2.5D / CoWoS)Si InterposerGPU+HBM 통합
단면도 (Cross-section) — 옆에서 자른 모습 · 좁은 화면은 좌우로 스크롤
2.5D 패키지 (CoWoS) — HBM + GPU 통합Si 인터포저 (미세배선 RDL)HBM ×2GPU / SoC
💡쉽게 말하면 완성된 HBM 묶음을 GPU와 나란히 놓고, 미세 배선 기판(인터포저) 위에서 폭넓게 연결하는 단계. 엔비디아 AI 칩의 핵심 패키징이에요.

완성된 HBM 스택을 실리콘 인터포저 위에 GPU/SoC와 나란히 배치하고 미세 배선으로 연결합니다(2.5D, TSMC CoWoS 등). 인터포저가 초광폭 배선을 제공해 HBM의 대역폭을 살립니다.

핵심 포인트
  • ▸2.5D: 인터포저 위에 HBM+로직을 수평 배치 후 미세배선 연결
  • ▸CoWoS(Chip-on-Wafer-on-Substrate): TSMC 대표 첨단 패키지
  • ▸인터포저의 미세 RDL이 수천 가닥 배선을 짧게 연결 → 대역폭·전력효율
⚠ 주요 불량
인터포저 RDL 단선
미세 배선 결함
영향: 채널 불량
CTE 불일치 응력
대형 인터포저+다종 다이
영향: 휨·크랙
면접 포인트
Q. 2.5D와 3D 패키징의 차이는?▾ 답
2.5D는 인터포저 위에 칩들을 수평 배치(HBM+GPU)하고, 3D는 칩을 수직 적층(HBM 내부, 로직 위 메모리)합니다. HBM 자체는 3D 적층이고, 그것을 GPU와 합치는 단계가 2.5D입니다.
7

완성 & 동작 (대역폭)

HBM Operation — Bandwidth & Test수백 GB/s~TB/sKGSD 테스트
단면도 (Cross-section) — 옆에서 자른 모습 · 좁은 화면은 좌우로 스크롤
GPU~1.2 TB/sHBM3E · 1024-bit · 9.6Gbps · KGSD 테스트 완료
💡쉽게 말하면 HBM이 GPU에 어마어마한 데이터 통로(대역폭)를 제공하는지 시험하는 단계. 차선이 수천 개인 고속도로처럼, AI 연산에 데이터를 쏟아붓는 핵심 부품이에요.

완성된 HBM은 초광폭 인터페이스로 GPU에 막대한 대역폭을 공급합니다. KGSD(Known Good Stacked Die) 테스트로 적층 전체의 양품 여부를 검증합니다. 대역폭·용량은 시뮬레이터에서 직접 실험할 수 있습니다.

핵심 포인트
  • ▸대역폭 = 총 I/O × 데이터레이트 / 8 (시뮬레이터에서 계산)
  • ▸HBM3E: 1024-bit 인터페이스, 9.6Gbps+ → ~1.2TB/s
  • ▸AI 가속기(엔비디아 H100/B200)의 핵심 부품
  • ▸KGSD: 적층 후 전체 테스트로 1장만 불량이어도 전체 폐기 방지
⚠ 주요 불량
채널 불량
TSV/범프 연결 결함
영향: 대역폭 저하, 칩 폐기
열 폭주(Thermal)
고대역폭 동작 발열
영향: 리텐션 저하, 스로틀링
면접 포인트
Q. HBM이 AI 시대에 폭발적으로 수요가 느는 이유는?▾ 답
LLM 등 대형 AI 모델은 막대한 메모리 대역폭을 요구합니다. GPU 연산이 빨라도 메모리가 못 따라가면 병목(memory wall)이 생깁니다. HBM의 초광대역이 이 병목을 해소해 AI 가속기의 필수 부품이 되었습니다.
Q. HBM 수율이 일반 DRAM보다 관리가 어려운 이유는?▾ 답
여러 다이를 적층하므로 한 장만 불량이어도 전체가 불량이 됩니다(수율이 곱으로 작용). 게다가 TSV·본딩 등 추가 공정 불량까지 더해져 KGSD 사전 선별과 리페어가 핵심입니다.