메모리 셀 공정 (DRAM)

메모리 셀 공정 (DRAM)
7단계 · 위→아래로 읽기
1

기판 & 소자 분리

STI (Shallow Trench Isolation)트렌치 깊이 300nmSiO₂ fillCMP
단면도 (Cross-section) — 옆에서 자른 모습 · 좁은 화면은 좌우로 스크롤
CMP 평탄화 표면STISTI (SiO₂ 절연)STIActiveActivep-Si 기판 — 셀 사이 절연(STI)
💡쉽게 말하면 수십억 개의 메모리 방(셀)이 서로 전기적으로 새지 않도록 칸막이를 세우는 단계. 실리콘에 좁은 홈을 파고 절연체로 채워 셀끼리 격리합니다(STI).

DRAM은 수십억 개의 셀이 집적되므로 셀 간 전류 누설을 막는 소자 분리가 필수입니다. STI(얕은 트렌치 소자분리)는 Si에 좁은 홈을 파고 SiO₂로 채워 셀을 전기적으로 격리합니다.

핵심 포인트
  • ▸예전 LOCOS 방식을 STI가 대체 — 면적 효율 훨씬 우수
  • ▸트렌치 각도: 약 85~88° (수직에 가까울수록 집적도 ↑)
  • ▸Liner 산화막(~5nm)으로 트렌치 측벽 계면 품질 향상
  • ▸STI 모서리 응력(stress)이 인접 트랜지스터 Vth에 영향
⚠ 주요 불량
STI 보이드
고종횡비 트렌치 갭 충전 불량
영향: 절연 불량 → 셀 간 누설전류
Active 폭 감소
리소그래피 CD 오차
영향: 트랜지스터 구동력 감소
면접 포인트
Q. LOCOS vs STI 차이는?▾ 답
LOCOS(Local Oxidation of Silicon)는 Si₃N₄ 마스크로 선택 산화하는데, 버즈빅(Bird's beak) 현상으로 면적 손실이 큽니다. STI는 트렌치를 파서 채우는 방식이라 버즈빅이 없고 집적도가 높습니다.
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게이트 산화막 & 워드라인

Gate Oxide + Buried Word Line (BWL)HfO₂ High-kTiN Metal Gate매립형 워드라인
단면도 (Cross-section) — 옆에서 자른 모습 · 좁은 화면은 좌우로 스크롤
WLWL매립형 워드라인 (BWL) — 트렌치 속 TiN/WSTISTIp-Si 기판 (셀 트랜지스터)
💡쉽게 말하면 각 셀을 여닫는 스위치(트랜지스터)와 그 손잡이 줄(워드라인)을 만드는 단계. 요즘은 줄을 땅속에 묻는 매몰형으로 공간을 아낍니다.

현대 DRAM은 매립형 워드라인(Buried Word Line, BWL) 구조를 채택합니다. 트렌치 내부에 게이트를 매립하여 셀 면적을 줄이고 단채널 효과를 억제합니다. 삼성 1z/1a nm DRAM에서 사용되는 핵심 기술입니다.

핵심 포인트
  • ▸매립형 워드라인: 3D 구조로 셀 크기 ~6F² 달성
  • ▸Negative Wordline(NWL): 비선택 WL에 음전압 인가 → 누설전류 차단
  • ▸TiN/W 복합 게이트로 저항 최소화
  • ▸DRAM 셀: 1T(트랜지스터) + 1C(커패시터) = 1T1C 구조
⚠ 주요 불량
워드라인 저항 증가
금속 두께 감소, 불완전 충전
영향: RC 딜레이 → 동작 속도 저하
GIDL (Gate-Induced Drain Leakage)
게이트-드레인 중첩 영역 밴드-투-밴드 터널링
영향: Refresh 시간 단축, 소비전력 증가
면접 포인트
Q. DRAM의 Refresh가 필요한 이유는?▾ 답
DRAM 커패시터의 전하는 트랜지스터 누설전류 등으로 시간이 지나면 사라집니다. 데이터를 잃기 전에 주기적으로 재충전(refresh)해야 합니다. 일반적으로 64ms 주기입니다.
Q. 매립형 워드라인(BWL)의 장점은?▾ 답
기존 표면 게이트 대비 게이트가 트렌치 안에 들어가므로 유효 채널 길이를 늘리고 단채널 효과를 억제합니다. 또한 워드라인 피치를 줄여 셀 면적을 축소할 수 있습니다.
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소스/드레인 & 비트라인 컨택

S/D Implant + Bit Line ContactAs⁺ 이온주입BLC (Bit Line Contact)W-plug
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W비트라인 (BL)n⁺n⁺p-Si 기판 + 비트라인 컨택(BLC)
💡쉽게 말하면 셀에서 데이터를 읽고 쓰는 신호선(비트라인)을 트랜지스터에 연결하는 단계. 이 선으로 0/1을 주고받습니다.

트랜지스터의 소스/드레인을 형성하고, 드레인 측에 비트라인 컨택(BLC)을 형성합니다. 비트라인은 셀에서 데이터를 읽고 쓰는 신호선으로, 컨택 저항이 낮아야 동작 속도가 빠릅니다.

핵심 포인트
  • ▸소스: 커패시터 하부에 연결 | 드레인: 비트라인에 연결
  • ▸BLC 저저항을 위해 실리사이드(NiSi, CoSi₂) 형성
  • ▸컨택 홀 종횡비(AR) > 10:1 → 고단차 홀 충전 기술 필요
  • ▸비트라인 감지 증폭기(Sense Amplifier)가 미세 전압 차이를 읽음
⚠ 주요 불량
높은 BLC 저항
실리사이드 미형성, 홀 충전 불완전
영향: 신호 읽기 속도 저하
컨택 미스얼라인
리소그래피 오버레이 오차
영향: 인접 워드라인 단락 위험
면접 포인트
Q. DRAM 감지 증폭기(Sense Amp)의 원리는?▾ 답
비트라인(BL)과 상보 비트라인(BLB)의 미세한 전압 차이(~100mV)를 래치 회로로 증폭합니다. BL이 BLB보다 높으면 "1", 낮으면 "0"으로 판단합니다. 셀 커패시턴스가 줄어들수록 신호 마진이 줄어 Sense Amp 성능이 더 중요해집니다.
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커패시터 하부 전극

Storage Node (Bottom Electrode)TiN cylinderAR > 30:1height ~2μm
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몰드(ILD)TiNTiNTiN실린더 하부전극 (TiN) · 종횡비 AR≈30:1p-Si 기판
💡쉽게 말하면 데이터(0/1)를 전하로 저장하는 '물통'(커패시터)의 바닥을 세우는 단계. 좁은 면적에 많이 담으려고 깊은 원통 모양으로 높이 세웁니다.

데이터를 저장하는 커패시터의 하부 전극(Storage Node)을 형성합니다. 현대 DRAM은 실린더 형태로 수직으로 세워 면적을 최소화하면서도 충분한 커패시턴스를 확보합니다. 종횡비(AR)가 30~50:1에 달합니다.

핵심 포인트
  • ▸커패시턴스 C = ε₀·εr·A/d → 면적 최대화, 두께 최소화
  • ▸실린더 내부+외부 면적 모두 활용 → 동일 셀 면적에서 커패시턴스 2배
  • ▸TiN: 낮은 저항, 화학적 안정성 → 하부 전극 재료
  • ▸SN 높이 증가 → 기계적 안정성 문제 (쓰러짐 defect)
⚠ 주요 불량
Storage Node 쓰러짐 (Leaning)
세척 공정 중 표면장력, 구조 취약
영향: 인접 셀 단락, 수율 급락
SN 높이 불균일
CMP 과도/부족
영향: 셀 간 커패시턴스 편차
면접 포인트
Q. DRAM 커패시터에서 커패시턴스를 높이는 방법은?▾ 답
① 실린더 구조로 표면적 증가 ② 유전체 두께 감소 ③ High-k 유전체(ZrO₂, HfO₂) 적용. 현재 20nm 이하 DRAM은 ZrO₂ (k~40)를 사용하며 EOT ~0.5nm 수준입니다.
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유전체 & 상부 전극

Dielectric (ZrO₂/Al₂O₃) + Top ElectrodeZrO₂ ALDEOT ~0.5nmTiN plate
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상부전극 TiN PlateZrO₂ 유전체 (ALD) · k≈40 · EOT≈0.5nmp-Si 기판
💡쉽게 말하면 물통의 벽(유전체)을 원자 한 층씩 얇게 입히고 뚜껑(상부 전극)을 덮어 커패시터를 완성하는 단계. 벽이 얇고 좋을수록 전하를 더 많이 담습니다.

커패시터 유전체를 ALD(원자층 증착)로 수 nm 두께로 균일하게 증착합니다. ZrO₂(high-k)는 높은 유전율로 얇은 막에서도 충분한 커패시턴스를 제공합니다. 이후 TiN 상부 전극(Plate)을 증착합니다.

핵심 포인트
  • ▸ALD(Atomic Layer Deposition): 한 번에 원자 1층씩 증착 → 나노 두께 정밀 제어
  • ▸ZrO₂: k~40 (SiO₂ k=3.9 대비 10배) → 동일 커패시턴스를 더 두꺼운 막으로 달성
  • ▸ZAZ 구조: ZrO₂/Al₂O₃/ZrO₂ 샌드위치 → 누설전류 최소화
  • ▸유전체 누설 전류 < 10⁻⁷ A/cm² 목표
⚠ 주요 불량
유전체 불균일
ALD 전구체 가스 불완전 반응
영향: 핀홀 → 누설전류 급증
결정화 (Crystallization)
ZrO₂ 열처리 시 결정상 전환
영향: 계면 품질 저하, 커패시턴스 불안정
면접 포인트
Q. ALD가 CVD보다 DRAM 커패시터에 적합한 이유는?▾ 답
ALD는 전구체를 교대로 공급하여 자기제한(self-limiting) 반응으로 원자 1층씩 증착합니다. 종횡비가 높은 실린더 내부까지 균일하게 코팅할 수 있고, 두께를 ±0.1nm 수준으로 제어할 수 있습니다.
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배선 & 금속층

Metal Interconnect (M1~M4)Cu DamasceneW viaLow-k ILD
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커패시터 (TiN/ZrO₂/TiN)Metal-1 — 비트라인Metal-2 — 워드라인 배선p-Si 기판
💡쉽게 말하면 완성된 셀들과 주변 회로(읽기·쓰기 회로)를 전선으로 연결하는 단계.

완성된 트랜지스터와 커패시터를 연결하는 다층 금속 배선을 형성합니다. DRAM은 주로 4~6층 금속 배선을 사용하며, 비트라인과 워드라인을 주변 회로와 연결합니다.

핵심 포인트
  • ▸M1: 비트라인과 주변 회로 연결 | M2~M4: 글로벌 배선
  • ▸Via: 배선 층 간 연결하는 수직 도체
  • ▸Low-k 유전체(k<2.5)로 배선 간 커패시턴스 최소화 → 속도 향상
  • ▸전력 소모 = C·V²·f → C 감소로 소비전력 절감
⚠ 주요 불량
Via 오픈
종횡비 높은 비아 충전 불량
영향: 개방 회로, 칩 불량
배선 단락
불량 CMP로 잔류 금속
영향: 기능 오류
면접 포인트
Q. DRAM에서 배선이 로직 칩보다 단순한 이유는?▾ 답
DRAM은 반복 구조(셀 어레이)가 대부분이어서 배선 복잡도가 낮습니다. 로직 칩(CPU, AP)은 수십 층의 금속 배선이 필요하지만 DRAM은 4~6층으로 충분합니다. 대신 커패시터 종횡비가 높아 다른 차원의 공정 어려움이 있습니다.
7

완성 & 전기적 평가

DRAM Cell Complete + CharacterizationtRCDCAS LatencyRetention Time
단면도 (Cross-section) — 옆에서 자른 모습 · 좁은 화면은 좌우로 스크롤
셀 = 1T(트랜지스터) + 1C(커패시터)비트라인 (BL)워드라인 (WL)DDR5 · 4800Mbps · CL40 · Retention>64ms · VDD=1.1V
💡쉽게 말하면 DRAM이 데이터를 얼마나 오래 유지하는지(리텐션)·빠른지 시험하는 단계. 전하가 새기 전에 주기적으로 다시 채워주는 '새로고침(refresh)'이 DRAM의 특징이에요.

완성된 DRAM 셀의 전기적 특성을 평가합니다. 커패시터 리텐션 시간, 비트라인 신호 마진, 워드라인 AC 특성 등을 테스트하여 수율을 결정합니다.

핵심 포인트
  • ▸Retention time: 전하가 유지되는 시간 (목표 >64ms @ 85°C)
  • ▸DRAM 타이밍: tRCD(RAS-to-CAS), CAS Latency(CL), tRP 등
  • ▸Cell Array 수율: 불량 셀은 Redundancy 회로로 대체(리페어)
  • ▸DDR5: 4800~8400 Mbps, 1.1V VDD, On-die ECC 내장
⚠ 주요 불량
짧은 Retention Time
SN 누설전류, 유전체 핀홀, 접합 누설
영향: Refresh 주기 단축 → 소비전력 증가, 불량 판정
비트라인 불균형
BL/BLB 간 커패시턴스 불일치
영향: Sense Amp 오동작, 읽기 오류
면접 포인트
Q. DRAM 테스트에서 Burn-in의 목적은?▾ 답
고온(125°C)·고전압에서 일정 시간 동작시켜 초기 불량(Early failure)을 선별합니다. 배스탑(Bathtub) 곡선의 초기 사망기(Infant mortality) 제품을 출하 전에 제거하는 스크리닝 공정입니다.
Q. LPDDR vs GDDR 차이는?▾ 답
LPDDR(Low Power DDR)은 모바일용으로 저전압(1.1V), 저전력이 핵심입니다. GDDR(Graphic DDR)은 GPU용으로 대역폭이 최우선이며 전압이 높고 발열이 큽니다. HBM은 3D 적층으로 초광대역을 실현합니다.