MOSFET 기본 공정

MOSFET 기본 공정
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1

기판 준비

Substrate Preparationp-type SiCZ methodρ = 10 Ω·cm
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표면 — 거울처럼 연마(CMP)p형 Si 웨이퍼〈100〉 · ρ≈10 Ω·cm · 300mm · CZ법
💡쉽게 말하면 반도체를 지을 '땅'인 실리콘 원판(웨이퍼)을 준비하는 단계예요. 모래의 주성분(실리콘)을 초고순도 단결정으로 키워 얇게 썰고, 거울처럼 매끈하게 닦은 뒤 먼지 한 톨 없이 세척합니다.

Czochralski(CZ) 방식으로 성장시킨 p형 실리콘 단결정 잉곳을 얇게 슬라이싱하여 웨이퍼를 제작합니다. 표면을 CMP(화학-기계적 연마)로 원자 수준으로 평탄화한 뒤 SC-1, SC-2 세정을 거쳐 금속 오염과 파티클을 제거합니다.

핵심 포인트
  • ▸CZ법: 도가니에서 단결정을 천천히 끌어올려 성장 → 균일한 도핑 가능
  • ▸웨이퍼 두께 약 725 μm (300mm 기준), 디바이스 활성층은 수 μm만 사용
  • ▸SC-1 (NH₄OH:H₂O₂:H₂O) → 유기물·파티클 제거
  • ▸SC-2 (HCl:H₂O₂:H₂O) → 금속 오염 제거
⚠ 주요 불량
COP (Crystal Originated Particle)
결정 성장 중 공공(vacancy)이 응집된 결함. 게이트 산화막 품질 저하
영향: TDDB 수명 단축, 누설전류 증가
금속 오염
세정 불충분 시 Fe, Cu 등 중금속 잔류
영향: 소수 캐리어 수명 감소, 접합 누설전류 증가
면접 포인트
Q. CZ법과 FZ법의 차이는?▾ 답
CZ법은 실리카 도가니를 사용해 대구경 웨이퍼 제조에 유리하나 산소 오염이 있습니다. FZ(Float Zone)법은 도가니 없이 용융대를 이동시켜 고순도 웨이퍼를 만들지만 직경이 제한됩니다(~200mm).
Q. 웨이퍼 세정에서 SC-1과 SC-2의 역할은?▾ 답
SC-1은 암모니아+과산화수소 혼합액으로 유기 오염과 파티클을 제거합니다. SC-2는 염산+과산화수소 혼합액으로 알칼리 이온과 금속 오염을 제거합니다.
2

열 산화 (게이트 산화막)

Thermal Oxidation — Gate SiO₂1000°Cdry O₂tox = 2~5 nm
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O₂ · 1000°C — 열산화SiO₂ 산화막 (tox≈3nm)p-Si 기판 (Substrate)
💡쉽게 말하면 실리콘 표면을 일부러 '녹슬게'(산화) 만들어 얇고 단단한 유리막(SiO₂)을 입히는 단계. 이 막이 전기를 막는 절연 방패가 됩니다. 프라이팬에 코팅 입히듯 고온에서 산소를 쐬어 만들어요.

고온(900~1100°C) 퍼니스 또는 RTP(급속 열처리)에서 산소 또는 수증기를 흘려 실리콘을 산화시킵니다. Deal-Grove 모델에 따라 SiO₂가 성장하며, Si 원자 1개당 SiO₂ 2.27배 부피로 팽창합니다. 게이트 산화막은 트랜지스터 성능의 핵심이므로 두께 균일성이 매우 중요합니다.

핵심 포인트
  • ▸Dry oxidation: Si + O₂ → SiO₂ — 막질 우수, 속도 느림 → 얇은 게이트 산화막에 사용
  • ▸Wet oxidation: Si + 2H₂O → SiO₂ + 2H₂ — 속도 빠름 → 두꺼운 필드 산화막에 사용
  • ▸22nm 이하 노드에서는 SiO₂ 대신 HfO₂ 등 High-k 유전체 사용
  • ▸Si 소비량: tSiO₂ × 0.44 두께의 Si가 소모됨
⚠ 주요 불량
핀홀(Pinhole)
산화막 내 국소 결함, 파티클에 의한 산화 방해
영향: 게이트 절연 파괴, TDDB 조기 발생
두께 불균일
퍼니스 내 온도 구배, 가스 흐름 불균일
영향: Vth 산포 증가
이동성 이온(Na⁺, K⁺)
공정 오염
영향: Vth 불안정, 신뢰성 저하
면접 포인트
Q. Deal-Grove 모델이란?▾ 답
산화막 성장을 두 영역으로 설명합니다. 초기 얇은 막에서는 반응 속도 제한(선형), 두꺼워질수록 O₂가 막을 확산해야 하므로 확산 제한(포물선) 성장을 합니다. tox² + A·tox = B(t+τ)로 표현됩니다.
Q. 왜 최신 공정에서 High-k 유전체를 사용하나요?▾ 답
SiO₂는 두께가 ~1nm 이하가 되면 터널링 전류가 급증합니다. High-k(HfO₂, 유전율 ~25)를 사용하면 물리적으로 더 두껍게 유지하면서도 동일한 등가 산화막 두께(EOT)를 달성해 누설전류를 줄일 수 있습니다.
3

게이트 전극 증착 (Poly-Si)

LPCVD Poly-Silicon Deposition620°CSiH₄200 nm
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Poly-Si 게이트 전극 (n⁺, ~200nm)SiO₂ 3nmp-Si 기판 (Substrate)
💡쉽게 말하면 트랜지스터를 켜고 끄는 '스위치 손잡이'(게이트)가 될 막을 절연막 위에 얹는 단계. 전기가 통하는 폴리실리콘을 얇게 발라줍니다.

LPCVD(저압 화학기상증착)로 SiH₄ 가스를 분해하여 게이트 산화막 위에 다결정 실리콘(Poly-Si)을 증착합니다. 이후 인(P) 또는 비소(As) 이온을 도핑하여 도전성을 부여합니다. 최신 공정에서는 Metal Gate(TiN, TaN)가 Poly-Si를 대체합니다.

핵심 포인트
  • ▸LPCVD: 저압(0.1~1 Torr)에서 반응 → 균일성, 단차 피복성 우수
  • ▸Poly-Si 입자 크기: 증착 온도에 따라 달라짐 (620°C에서 미세 다결정)
  • ▸n+ Poly: 인/비소 도핑 → NMOS 게이트 | p+ Poly: 붕소 도핑 → PMOS 게이트
  • ▸Fermi level pinning 문제로 Metal Gate + High-k 조합이 선호됨
⚠ 주요 불량
게이트 미스얼라인
노광 시 마스크 정렬 오류
영향: 단채널 효과 악화, 소자 비대칭
Poly-Si 막 두께 불균일
LPCVD 가스 흐름 불균일
영향: Poly 식각 후 잔류물 또는 오버에칭 발생
면접 포인트
Q. Poly-Si 게이트 대비 Metal Gate의 장점은?▾ 답
Poly-Si는 공핍층(depletion layer)이 형성되어 실효 EOT가 증가하고, Fermi level 고정 문제가 있습니다. Metal Gate는 이런 문제가 없고 저항도 낮습니다. Intel이 45nm 노드에서 High-k+Metal Gate를 도입했습니다.
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리소그래피 & 게이트 패터닝

Lithography + Gate EtchEUV 13.5nmPR coat → Expose → Develop → Etch
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PR (마스크)게이트Lg≈28nmRIE 식각 →p-Si 기판 (Substrate)
💡쉽게 말하면 빛으로 회로 모양을 '인화'하는 단계. 필름 사진처럼, 빛에 반응하는 약(포토레지스트)을 바르고 마스크를 통해 빛을 쪼여 원하는 모양만 남긴 뒤 나머지를 깎아냅니다. 반도체 미세화의 핵심 기술!

포토레지스트(PR)를 도포 후 마스크를 통해 노광하고, 현상하여 게이트 패턴을 형성합니다. 이후 드라이 에칭(RIE)으로 Poly-Si를 식각하여 게이트 전극을 정의합니다. 첨단 공정에서는 EUV(극자외선) 노광기를 사용합니다.

핵심 포인트
  • ▸해상도 한계: R = k₁ × λ / NA (Rayleigh 공식)
  • ▸EUV: λ=13.5nm, NA=0.33~0.55 → 7nm 이하 패턴 형성 가능
  • ▸ArF Immersion + SADP/SAQP로 EUV 없이도 미세화 가능
  • ▸OPC(광근접 효과 보정)로 마스크 패턴을 미리 보정
⚠ 주요 불량
CD(Critical Dimension) 오차
노광량, 포커스, 마스크 오류
영향: 트랜지스터 특성 산포, Vth 변동
브릿지 단락
오버 노광 또는 현상 부족으로 PR 잔류
영향: 인접 게이트 단락
오픈(끊김)
언더 노광 또는 PR 과도 현상
영향: 게이트 패턴 불완전 형성
면접 포인트
Q. EUV 리소그래피란?▾ 답
Extreme Ultraviolet(13.5nm 파장) 광원을 사용하는 노광 기술입니다. 공기가 EUV를 흡수하므로 진공 환경이 필요하고, 반사형 광학계(multilayer mirror)를 사용합니다. ASML이 유일한 상용 공급자입니다.
Q. SADP란?▾ 답
Self-Aligned Double Patterning. 한 번 패터닝한 구조 옆면에 스페이서를 형성하고 코어를 제거하면 원래 패턴 피치의 1/2 밀도의 패턴을 얻을 수 있습니다. EUV 없이도 10nm 이하 패턴 형성에 사용됩니다.
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소스/드레인 이온 주입

S/D Ion ImplantationAs⁺ 50 keV1×10¹⁵ cm⁻²LDD + HDD
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As⁺ 이온주입 (50keV, 1×10¹⁵ cm⁻²)n⁺ 소스n⁺ 드레인게이트p-채널
💡쉽게 말하면 전류가 드나드는 '문'(소스·드레인)을 만들려고 불순물 이온을 총처럼 실리콘에 박아 넣는 단계. 박힌 양과 깊이로 전기 성질이 정해집니다.

게이트 전극을 마스크로 자기 정렬(self-aligned) 방식으로 소스/드레인(S/D) 영역에 이온을 주입합니다. 먼저 낮은 도즈의 LDD(Lightly Doped Drain) 주입 후 사이드월 스페이서를 형성하고, 높은 도즈의 HDD 주입으로 저저항 S/D를 형성합니다.

핵심 포인트
  • ▸Self-aligned 구조: 게이트가 마스크 역할 → 정렬 오차 없음
  • ▸LDD: 드레인 측 전계 완화 → Hot Carrier Effect 억제
  • ▸주입 후 RTA(Rapid Thermal Anneal, 1000°C, ~1초)로 활성화
  • ▸As(비소): NMOS | BF₂(붕소): PMOS S/D 도핑
⚠ 주요 불량
채널 펀치스루
S/D 도핑 깊이가 깊어 채널 공핍층이 연결됨
영향: 게이트 제어력 상실, 누설전류 증가
주입 데미지
이온 충돌에 의한 결정 손상
영향: 어닐링 없이 잔류 시 결함 → 누설전류
면접 포인트
Q. LDD 구조를 사용하는 이유는?▾ 답
단채널 MOSFET에서 드레인 근처 전계가 매우 높아 핫 캐리어가 게이트 산화막에 주입되어 Vth가 변합니다(HCI). LDD는 드레인 쪽 도핑을 가볍게 하여 전계를 분산시킵니다.
Q. RTA와 일반 퍼니스 어닐링의 차이는?▾ 답
RTA(Rapid Thermal Anneal)는 할로겐 램프로 수 초 내에 ~1000°C까지 가열합니다. 이온 활성화는 충분히 되면서 도펀트의 확산을 최소화하여 얕은 접합(shallow junction)을 유지할 수 있습니다.
6

층간 절연막 (ILD) 증착

ILD Deposition + CMPPECVD SiO₂TEOSCMP planarization
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n⁺ Sn⁺ DILD 층간절연막 (SiO₂/TEOS) — CMP 평탄화p-Si 기판 (Substrate)
💡쉽게 말하면 여러 층의 회로를 쌓기 위해 소자 사이를 절연막으로 채우고, 표면을 '다림질'(CMP)하듯 평평하게 만드는 단계. 평평해야 다음 층을 정확히 올릴 수 있어요.

소자 간 절연을 위해 층간 절연막(ILD, Inter-Layer Dielectric)을 PECVD로 증착합니다. 이후 CMP(화학-기계적 연마)로 표면을 평탄화합니다. 평탄화는 다층 배선 형성의 핵심입니다.

핵심 포인트
  • ▸PECVD: 플라즈마 에너지로 낮은 온도(~400°C)에서 증착 가능
  • ▸TEOS(테트라에틸오르토실리케이트): 균일한 SiO₂ 막 형성
  • ▸CMP: 슬러리 + 패드로 기계적·화학적 연마 → 글로벌 평탄화
  • ▸Low-k 유전체(SiCOH, k<2.5)로 배선 간 기생 커패시턴스 감소
⚠ 주요 불량
CMP 디싱(Dishing)
패턴 밀도 차이로 연한 영역이 과도 연마됨
영향: 배선 저항 증가, 불균일 두께
보이드(Void)
ILD 증착 시 고종횡비 갭 충전 불량
영향: 전기적 절연 불량, 신뢰성 문제
면접 포인트
Q. CMP 공정에서 슬러리의 역할은?▾ 답
슬러리는 연마재(실리카 또는 세리아 입자)와 화학 약품(pH 조절)의 혼합물입니다. 화학 반응으로 표면을 부드럽게 만들고, 연마재로 기계적으로 제거합니다. 두 효과의 시너지로 평탄화 효율이 높습니다.
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컨택 홀 & 금속 배선

Contact → W-plug → Metal (Cu/Al)W CVDCu DamasceneTaN/Ta barrier
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n⁺ Sn⁺ DWWMetal-1 (Cu)Metal-1 (Cu)p-Si 기판 (Substrate)
💡쉽게 말하면 각 소자를 전선으로 연결하는 단계. 절연막에 구멍을 뚫어 금속(텅스텐·구리)으로 채워 위아래 층을 잇고, 도시의 도로망처럼 배선을 깝니다.

소자와 배선 층을 연결하는 컨택 홀을 RIE로 뚫고, CVD 텅스텐(W)으로 채웁니다. 이후 다마신(Damascene) 공정으로 구리(Cu) 배선을 형성합니다. Cu는 Al보다 저항이 낮아 고성능 칩에 필수입니다.

핵심 포인트
  • ▸컨택 저항 최소화를 위해 실리사이드(CoSi₂, NiSi) 형성
  • ▸Cu Damascene: 홈을 먼저 파고 Cu를 채운 후 CMP — Cu는 건식 식각이 어렵기 때문
  • ▸TaN/Ta 배리어: Cu의 Si 확산 방지
  • ▸RC 딜레이 = 배선 저항 × 기생 커패시턴스 → 속도 한계 요인
⚠ 주요 불량
컨택 오픈
홀 충전 불완전 또는 식각 오버 에칭
영향: 개방 회로, 소자 불량
Cu 확산
배리어 층 불량
영향: Si 내 Cu 오염 → 접합 누설전류 급증
일렉트로마이그레이션
고전류 밀도에서 Cu 원자 이동
영향: 배선 단선(Open) 또는 단락(Short)
면접 포인트
Q. Damascene 공정을 사용하는 이유는?▾ 답
Cu는 염소 계열 가스로 건식 식각이 어렵습니다. 다마신은 패턴을 절연막에 먼저 형성하고 Cu를 전기도금으로 채운 뒤 CMP로 평탄화합니다. Cu 식각 없이 금속 패턴을 만드는 간접 방식입니다.
Q. 일렉트로마이그레이션(EM)이란?▾ 답
높은 전류 밀도에서 전자 흐름이 금속 이온을 이동시키는 현상입니다. 배선이 끊기거나(void), 다른 곳에 쌓여 단락(hillock)됩니다. Cu의 EM 수명은 Al보다 ~100배 우수합니다.
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완성 구조 & 전기 특성

Complete MOSFET + Electrical CharacterizationId-VgVthSSIon/Ioff
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소스 (S)드레인 (D)게이트 (G)채널 (Vg>Vth면 전자 반전층)Vth≈0.4V · SS≈65mV/dec · Ion/Ioff≈10⁷ · Lg=28nm
💡쉽게 말하면 다 만든 트랜지스터가 스위치로 잘 켜지고 꺼지는지 전기적으로 시험하는 단계. 켜지는 전압(Vth), 켜짐/꺼짐 전류비 등을 측정해 품질을 확인합니다.

모든 공정이 완료된 NMOS 트랜지스터의 완성 구조입니다. 전기적 특성 평가(Id-Vg 곡선)를 통해 임계전압(Vth), 서브스레숄드 기울기(SS), Ion/Ioff 비를 측정합니다.

핵심 포인트
  • ▸Vth: 채널이 형성되기 시작하는 전압 (NMOS: ~0.3~0.5V)
  • ▸SS (Subthreshold Swing): Ioff를 10배 줄이는 데 필요한 Vg 변화량. 실온 한계 60 mV/dec
  • ▸Ion/Ioff 비: 성능(Ion 클수록 ↑)과 대기전력(Ioff 작을수록 ↓)의 트레이드오프
  • ▸DIBL: 단채널에서 드레인 전압이 Vth를 낮추는 현상
⚠ 주요 불량
DIBL (Drain-Induced Barrier Lowering)
짧은 채널 길이에서 드레인 전계가 소스 장벽에 영향
영향: Vth 감소, Ioff 증가
Vth 산포
랜덤 도펀트 요동(RDF), 라인 엣지 거칠기(LER)
영향: SRAM 안정성 저하, 소비전력 증가
면접 포인트
Q. FinFET이 Planar MOSFET을 대체한 이유는?▾ 답
채널 길이가 짧아지면 단채널 효과(DIBL, 펀치스루)로 게이트 제어력이 약해집니다. FinFET은 3차원 핀 구조로 게이트가 세 면을 감싸 전기력을 강화합니다. 인텔이 22nm(2011)에서 처음 양산에 적용했습니다.
Q. 이상적인 SS 한계 60 mV/dec의 물리적 의미는?▾ 답
실온(300K)에서 kT/q = 26mV입니다. 서브스레숄드 전류가 볼츠만 분포를 따르기 때문에 게이트 전압 60mV 변화로 드레인 전류를 10배 바꾸는 것이 열역학적 한계입니다. 이를 넘으려면 터널 FET 등 새로운 소자 구조가 필요합니다.