3D NAND Flash 공정

3D NAND Flash 공정
6단계 · 위→아래로 읽기
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주변회로 & 기판

Peripheral Circuit (CMOS under Array)CuA / PUC 구조CMOS Peri
단면도 (Cross-section) — 옆에서 자른 모습 · 좁은 화면은 좌우로 스크롤
CMOS 주변회로 (셀 어레이 아래 · CuA)Si 기판↑ 이 위에 셀을 수백 층 쌓아 올립니다
💡쉽게 말하면 낸드는 셀을 위로 높이 쌓는데, 그 셀 '아래'에 제어 회로를 먼저 깔아 공간을 아끼는 단계. 아파트 지하에 기계실을 두는 셈이에요.

3D NAND는 셀 어레이 아래에 주변회로(페이지 버퍼, 디코더 등)를 배치하는 CuA(Cell under Array)/PUC 구조로 면적 효율을 극대화합니다. 먼저 CMOS 주변회로를 형성합니다.

핵심 포인트
  • ▸CuA(Cell-under-Array): 셀을 주변회로 위에 적층 → 칩 면적 30%+ 절감
  • ▸주변회로는 고성능 로직, 셀은 고적층 메모리로 공정 분리
  • ▸최신엔 셀 웨이퍼와 페리 웨이퍼를 따로 만들어 본딩(Bonding) 하기도 함
⚠ 주요 불량
페리-셀 정렬 오차
본딩/적층 시 오버레이 오차
영향: 컨택 불량
면접 포인트
Q. 3D NAND가 2D(플래너) NAND를 대체한 이유는?▾ 답
2D는 셀을 평면에서 미세화했는데, 셀 간격이 좁아지며 간섭(coupling)과 전하 저장 한계에 부딪혔습니다. 3D는 수직으로 쌓아 미세화 없이 집적도를 높여 셀당 전하 마진을 확보합니다.
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ONO 몰드 적층

Mold Stack — Oxide/Nitride 교대 증착PECVDSiO₂/Si₃N₄ ×N단100~300단
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주변회로(CMOS) + Si 기판SiN 거푸집SiO₂ 절연ONO 몰드 적층 — SiO₂/SiN 교대 (수백 층)
💡쉽게 말하면 층층이 쌓을 셀의 '거푸집'을 만드는 단계. 산화막·질화막을 수십~수백 층 번갈아 쌓습니다. 층수가 곧 저장 용량(아파트 층수)이에요.

산화막(SiO₂)과 질화막(Si₃N₄)을 수십~수백 층 교대로 증착하여 몰드 적층을 만듭니다. 질화막은 나중에 제거되어 워드라인(게이트) 자리가 됩니다. 적층 수가 곧 집적도(층수)입니다.

핵심 포인트
  • ▸교대 적층(ONON…): 한 쌍이 셀 1개 층
  • ▸적층이 높아질수록 총 두께 수~수십 µm → 응력(stress) 관리 핵심
  • ▸층 두께 균일성이 셀 특성 산포를 좌우
⚠ 주요 불량
적층 휨(Warpage)
막 응력 누적
영향: 후속 리소 오버레이 불량
층 두께 불균일
증착 균일도 저하
영향: 셀 간 특성 산포
면접 포인트
Q. 왜 질화막을 나중에 게이트로 바꾸나요(replacement gate)?▾ 답
고종횡비 채널홀을 먼저 뚫어야 하는데, 금속 게이트가 있으면 식각이 어렵습니다. 질화막으로 자리만 잡아두고 채널 형성 후 질화막을 제거→텅스텐으로 치환합니다(gate-last).
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채널 홀 식각

Channel Hole Etch (High Aspect Ratio)HARC 식각AR > 60:1깊이 ~10µm
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주변회로(CMOS) + Si 기판SiN 거푸집SiO₂ 절연채널홀 HARC 식각 (종횡비 >60:1)
💡쉽게 말하면 쌓아 올린 수백 층을 위에서 아래로 수직으로 뚫는 단계. 빨대처럼 곧고 깊게(종횡비 60:1+) 뚫어야 해서 낸드에서 가장 어려운 공정입니다.

몰드 적층을 수직으로 관통하는 채널 홀을 식각합니다. 종횡비가 60:1을 넘는 초고종횡비(HARC) 식각으로, 3D NAND 공정의 가장 어려운 단계입니다. 홀이 수직으로 곧게 뚫려야 합니다.

핵심 포인트
  • ▸HARC(High Aspect Ratio Contact) 식각 — 깊이/폭 60~100:1
  • ▸보우잉(bowing), 틸트, 트위스팅 등 프로파일 왜곡 제어가 관건
  • ▸식각 후 홀 바닥까지 균일한 직경 유지 필요
⚠ 주요 불량
채널홀 틸트/벤딩
식각 중 전하 축적, 종횡비 한계
영향: 셀 단락, 채널 불량
식각 미관통(Not-open)
깊이 부족
영향: 하부 셀 동작 불가
면접 포인트
Q. 3D NAND 적층을 무한정 높일 수 없는 이유는?▾ 답
채널홀 식각 종횡비 한계 때문입니다. 너무 깊으면 수직 식각이 어려워 홀이 휘거나 막힙니다. 그래서 일정 층마다 나눠 두 번 쌓는 스트링 스태킹(string stacking)을 사용합니다.
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채널 & ONO 형성

Channel Poly + Charge Trap (ONO)ONO 트랩층Macaroni poly-Si 채널
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주변회로(CMOS) + Si 기판ONO 트랩층Poly 채널ONO 트랩 + 폴리 채널 (마카로니)
💡쉽게 말하면 뚫은 구멍 안쪽에 전하를 가두는 막과 전류가 흐르는 통로(채널)를 만드는 단계. 질화막에 전자를 가둬 데이터를 저장합니다.

채널 홀 내벽에 전하를 저장하는 ONO(블로킹 산화막/질화막 트랩/터널 산화막) 층을 형성하고, 그 안에 다결정 실리콘 채널을 마카로니(중공 원통) 형태로 증착합니다. 질화막 트랩층에 전자가 저장되어 데이터가 됩니다.

핵심 포인트
  • ▸CTF(Charge Trap Flash): 질화막에 전하 저장 (플로팅 게이트 대비 셀 간섭↓)
  • ▸마카로니 채널: 중공 구조로 응력 완화 & 채널 제어 향상
  • ▸터널 산화막을 통한 FN 터널링으로 전자 주입/방출
⚠ 주요 불량
트랩층 두께 불균일
ALD 증착 산포
영향: 셀 문턱전압 산포
채널 결정성 불량
poly-Si 결정립 경계
영향: 이동도 저하, 전류 산포
면접 포인트
Q. Floating Gate vs Charge Trap Flash 차이는?▾ 답
FG는 도전성 폴리에 전하를 저장해 셀 간 간섭이 크고 결함 1개로 전체 전하 손실 위험이 있습니다. CTF는 부도체 질화막에 전하를 가두어 간섭이 적고 결함에 강해 3D NAND에 적합합니다.
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워드라인 치환 (게이트)

Gate Replacement (W word line)SiN 제거W ALD 충전
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주변회로(CMOS) + Si 기판W 게이트(WL)SiO₂ 절연워드라인 치환 — SiN 제거 후 W 충전
💡쉽게 말하면 거푸집의 질화막을 빼내고 그 자리에 금속을 채워 각 층의 스위치(게이트)를 만드는 단계. 빈 칸에 금속을 부어 넣는 셈이에요.

질화막(SiN)을 인산으로 선택 제거하여 빈 공간을 만들고, 그 자리에 텅스텐(W)을 ALD로 채워 워드라인(게이트)을 형성합니다. 이것이 각 셀 층의 제어 게이트가 됩니다.

핵심 포인트
  • ▸Gate-last(replacement): 채널 형성 후 게이트 치환
  • ▸W 워드라인 저항 최소화 → 동작 속도 확보
  • ▸WL 간 절연(산화막) 유지로 셀 간 분리
⚠ 주요 불량
WL 미충전(Seam/Void)
고종횡비 슬릿 W 충전 불량
영향: WL 저항↑, 동작 지연
SiN 잔류
선택 식각 불완전
영향: 게이트 형성 불량
면접 포인트
Q. NAND에서 워드라인과 비트라인의 역할은?▾ 답
워드라인(WL)은 셀의 게이트를 제어해 어느 행을 읽/쓸지 선택합니다. 비트라인(BL)은 셀 스트링을 통해 전류를 감지해 데이터를 읽습니다. NAND는 셀이 직렬로 연결된 스트링 구조입니다.
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비트라인 & 완성/동작

Bit Line + Program/Erase (FN Tunneling)ISPP 프로그램Block 단위 소거
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주변회로(CMOS) + Si 기판비트라인 (BL)W 게이트(WL)쓰기: 페이지지우기: 블록FN 터널링 프로그램(ISPP) · SLC→QLC · 블록 소거
💡쉽게 말하면 위에 신호선을 연결해 셀을 완성하는 단계. 전자를 넣고(쓰기) 빼며(지우기) 데이터를 저장합니다. 셀 하나에 비트를 늘릴수록(SLC→QLC) 용량은 커지지만 수명·속도는 줄어요.

상부에 비트라인을 형성하면 3D NAND 스트링이 완성됩니다. 프로그램은 FN 터널링으로 트랩층에 전자를 주입(문턱전압↑), 소거는 블록 단위로 전자를 방출합니다. ISPP(Incremental Step Pulse Program)로 문턱전압을 정밀 제어합니다.

핵심 포인트
  • ▸프로그램: 페이지 단위 / 소거: 블록 단위 (NAND 특성)
  • ▸ISPP: 펄스를 조금씩 높여가며 목표 Vth에 정밀 도달
  • ▸SLC/MLC/TLC/QLC: 셀당 비트수 ↑ → 용량↑, 내구성·속도↓
  • ▸셀당 비트수에 따른 Vth 분포는 시뮬레이터에서 직접 실험 가능
⚠ 주요 불량
Read Disturb
반복 읽기로 인접 셀 전하 변동
영향: 비트 오류 → ECC 부담
Retention 열화
트랩 전하 누설
영향: 시간 경과 후 데이터 손실
P/E 마모
반복 프로그램/소거로 터널 산화막 열화
영향: 수명(내구성) 한계
면접 포인트
Q. NAND는 왜 블록 단위로만 소거하나요?▾ 답
셀이 직렬 스트링으로 연결되어 개별 셀만 소거하기 어렵습니다. 소거는 기판(바디)에 고전압을 걸어 블록 전체 전자를 빼내는 방식이라 블록 단위입니다. 그래서 SSD는 가비지 컬렉션·웨어 레벨링이 필요합니다.
Q. QLC가 TLC보다 용량은 크지만 느린 이유는?▾ 답
QLC는 셀당 16개 상태를 구분해야 해 문턱전압 분포 간격이 좁습니다. 정밀 프로그램(많은 ISPP 스텝)과 정교한 읽기(여러 기준전압)가 필요해 속도와 내구성이 떨어집니다.