단면도 (Cross-section) — 옆에서 자른 모습 · 좁은 화면은 좌우로 스크롤💡쉽게 말하면 DRAM은 지금까지 평면에 셀을 더 촘촘히 욱여넣었지만 한계에 다다랐습니다. NAND처럼 셀을 위로 쌓아(수직) 용량을 늘리려는 게 3D DRAM. "단층 주택을 아파트로" 바꾸는 셈입니다.
평면(2D) DRAM은 커패시터를 점점 깊고 가늘게(high-AR) 만들며 미세화해 왔지만 10nm급에서 셀 면적·누설·리프레시 한계에 부딪혔습니다. 3D DRAM은 트랜지스터와 커패시터를 수직으로 적층해 단위 면적당 용량을 늘립니다. 채널을 수직으로 세우거나(VCT), IGZO 같은 산화물 반도체로 누설을 줄인 셀이 연구됩니다. NAND의 적층 기술을 DRAM에 적용하는 방향으로, 삼성·SK하이닉스·마이크론이 2020년대 후반 양산을 목표로 개발 중입니다.
핵심 포인트
▸2D DRAM 미세화 한계: 커패시터 종횡비·누설·리프레시
▸셀(1T1C)을 수직 적층 → 면적당 용량 ↑
▸IGZO 산화물 채널: 초저누설 → 리프레시 부담 감소
▸NAND식 적층 노하우 활용, 2027년 전후 양산 목표
⚠ 주요 불량
수직 채널 균일도
고종횡비 식각·증착 편차
영향: 셀 특성 산포
커패시턴스 확보
수직 구조 면적 제약
영향: 센싱 마진 부족
면접 포인트
Q. 3D DRAM이 등장하는 이유는?▾ 답
평면 DRAM은 커패시터를 깊고 가늘게 만들어 용량을 유지해 왔는데, 10nm급에서 종횡비가 한계에 달하고 셀 간 간섭·누설·리프레시 전력이 급증합니다. NAND가 평면 한계를 수직 적층으로 돌파했듯, DRAM도 셀을 수직으로 쌓아 면적당 용량을 늘리려는 것이 3D DRAM입니다. IGZO 같은 저누설 산화물 채널로 리프레시 부담도 줄입니다.
Q. DRAM이 NAND처럼 단순히 많이 못 쌓는 이유는?▾ 답
DRAM은 셀마다 캐패시터에 충분한 전하(센싱 마진)를 저장해야 하고 빠른 랜덤 액세스·리프레시가 필요해, 전하를 저장하지 않고 임계전압으로 정보를 담는 NAND보다 셀·주변회로 제약이 훨씬 큽니다. 수직화 시 캐패시턴스 확보, 셀 트랜지스터 누설, 워드/비트라인 기생, 적층 공정 균일도가 동시에 만족돼야 해 난도가 높습니다.
Q. IGZO 같은 산화물 채널을 DRAM에 쓰려는 이유는?▾ 답
IGZO(산화물 반도체)는 오프 상태 누설전류가 극히 작아, 셀 트랜지스터로 쓰면 저장 전하가 잘 새지 않아 리프레시 주기를 크게 늘릴 수 있습니다. 이는 리프레시 전력과 성능 손실을 줄여줍니다. 또 저온 박막 공정이 가능해 수직 적층(셀 위에 셀)에 유리합니다. 다만 이동도·신뢰성·계면 특성 확보가 과제입니다.
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SiC 전력반도체
Silicon Carbide PowerWide Bandgap3.3 eVEV·고전압
단면도 (Cross-section) — 옆에서 자른 모습 · 좁은 화면은 좌우로 스크롤💡쉽게 말하면 실리콘보다 훨씬 높은 전압·열을 견디는 "화합물" 반도체. 전기차 충전·인버터처럼 큰 전력을 적은 손실로 다룰 때 씁니다. 실리콘이 못 버티는 영역을 담당합니다.
SiC(탄화규소)는 밴드갭이 약 3.3 eV로 실리콘(1.1 eV)의 3배여서 높은 항복전압·고온·고주파에서 동작합니다. 절연파괴 전계가 약 10배 커서 같은 내압을 더 얇은 드리프트층으로 구현해 온저항과 스위칭 손실을 크게 줄입니다. 전기차 인버터, 급속충전, 태양광·철도 같은 고전압 전력변환의 효율을 끌어올려 Tesla 등이 채택했습니다. 결정 결함(마이크로파이프)과 웨이퍼 가격, 고난도 식각이 과제입니다.
핵심 포인트
▸와이드 밴드갭(~3.3 eV): 고전압·고온·고주파 동작
▸절연파괴 전계 ~10× Si → 얇은 드리프트층·저손실
▸응용: EV 인버터, 급속충전, 태양광·철도
▸과제: 결정 결함, 웨이퍼 단가, 식각·산화 난이도
⚠ 주요 불량
마이크로파이프/전위
결정 성장 결함
영향: 소자 수율·신뢰성 저하
계면 트랩(SiC/SiO2)
산화막 계면 결함
영향: 채널 이동도 저하
면접 포인트
Q. SiC가 Si보다 전력반도체에 유리한 이유는?▾ 답
밴드갭이 약 3배(3.3 vs 1.1 eV), 절연파괴 전계가 약 10배 커서 같은 항복전압을 훨씬 얇고 고농도인 드리프트층으로 만들 수 있습니다. 그래서 온저항이 낮아 도통 손실이 줄고, 고온(>200°C)·고주파 스위칭이 가능해 냉각계와 수동소자를 줄일 수 있습니다. 결과적으로 EV 인버터 효율과 전력밀도가 크게 향상됩니다.
Q. SiC MOSFET의 신뢰성 과제는 무엇인가요?▾ 답
가장 큰 이슈는 SiC/SiO2 게이트 계면의 트랩 밀도가 높아 채널 이동도가 낮고 문턱전압이 불안정(드리프트)하다는 점입니다. 또 결정 내 기저면 전위(BPD)가 바디 다이오드 통전 시 적층결함으로 확장돼 온저항이 증가하는 열화가 있습니다. 계면 질화(NO 어닐링), 결정 품질 향상, 게이트 신뢰성 스크리닝으로 대응합니다.
Q. SiC 웨이퍼가 비싼 이유와 원가 절감 방향은?▾ 답
SiC는 약 2,000°C 이상에서 승화법(PVT)으로 매우 느리게 결정을 성장시키고, 단단해서 가공(슬라이싱·연마)이 어려워 웨이퍼 단가가 Si의 수십 배입니다. 원가 절감은 ① 6→8인치 대구경 전환, ② 성장 속도·수율 개선, ③ 본딩·박막 SiC 등 신공법으로 진행되며, 8인치 전환이 본격화되며 단가가 빠르게 내려가고 있습니다.
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GaN 전력·RF 반도체
Gallium NitrideHEMT2DEG고주파
단면도 (Cross-section) — 옆에서 자른 모습 · 좁은 화면은 좌우로 스크롤💡쉽게 말하면 GaN도 와이드 밴드갭 화합물. 특히 빠른 스위칭에 강해서 고속 충전기(작고 가벼운 어댑터)나 5G 통신 증폭기에 씁니다. "빠르고 작게"가 강점.
GaN(질화갈륨)은 밴드갭 약 3.4 eV의 와이드 밴드갭 반도체로, AlGaN/GaN 이종접합에서 형성되는 2차원 전자가스(2DEG)를 채널로 쓰는 HEMT 구조가 핵심입니다. 전자 이동도가 높고 기생 용량이 작아 MHz~GHz 고속 스위칭에 유리합니다. 노트북·휴대폰 고속 충전기, 데이터센터 전원, 5G 기지국 RF 증폭기에 쓰입니다. SiC가 고전압·대전력, GaN이 중전압·고주파 영역으로 역할이 나뉩니다. Si 기판 위 GaN 성장(GaN-on-Si)으로 원가를 낮춥니다.
핵심 포인트
▸AlGaN/GaN HEMT — 2DEG 채널로 고이동도·고속
▸고주파(GHz)·고속 스위칭 → 소형 고효율 전원
▸응용: 고속 충전기, 데이터센터, 5G RF 증폭기
▸SiC=고전압/대전력, GaN=중전압/고주파 역할 분담
⚠ 주요 불량
전류 붕괴(Current collapse)
표면·버퍼 트랩
영향: 동적 온저항 증가
GaN-on-Si 응력
격자·열팽창 불일치
영향: 균열·휨, 결함
면접 포인트
Q. GaN HEMT의 2DEG는 무엇인가요?▾ 답
AlGaN과 GaN을 접합하면 두 물질의 분극(polarization) 차이로 계면에 전자가 모여 2차원 전자가스(2DEG)라는 고밀도·고이동도 전도층이 형성됩니다. 도핑 없이도 채널이 생기고 전자 이동도가 높아, 저항이 작고 고주파 스위칭이 가능합니다. 이 덕분에 GaN HEMT가 소형·고효율 전원과 RF 증폭에 유리합니다.
Q. GaN HEMT는 기본이 노멀리-온인데 전력용으로 어떻게 노멀리-오프를 만드나요?▾ 답
2DEG가 기본적으로 존재해 게이트 전압 0V에서도 켜지는(normally-on) 특성은 전력 스위치로 위험합니다. 그래서 ① p-GaN 게이트로 게이트 아래 2DEG를 고갈시키거나, ② 저전압 Si MOSFET과 직렬로 묶는 캐스코드(cascode) 구조로 노멀리-오프(enhancement-mode)를 구현합니다. 현재 p-GaN 게이트 방식이 주류입니다.
Q. SiC와 GaN의 응용 영역이 갈리는 기준은?▾ 답
대체로 전압·전력 대 주파수로 나뉩니다. SiC는 항복전계·열전도도가 좋아 600V~수kV의 고전압·대전력(EV 메인 인버터, 철도, 전력망)에 강하고, GaN은 2DEG 고이동도로 100~650V대의 중전압에서 초고속 스위칭(고속 충전기, 서버 전원, RF)에 유리합니다. 고전압·대전류는 SiC, 고주파·소형 고효율은 GaN이 기준입니다.
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공정 노드 로드맵
Logic Node RoadmapFinFET→GAA2nmTSMC/삼성
단면도 (Cross-section) — 옆에서 자른 모습 · 좁은 화면은 좌우로 스크롤💡쉽게 말하면 로직 반도체는 트랜지스터를 더 작게(노드 축소) 만들어 성능·효율을 올려왔습니다. 평면→핀펫(FinFET)→게이트올어라운드(GAA)로 구조가 바뀌며 2nm 시대로 진입 중입니다.
로직 미세화는 트랜지스터 구조 진화로 이어졌습니다. 28nm까지는 평면(planar), 22~3nm는 채널을 지느러미처럼 세운 FinFET, 2nm부터는 채널을 게이트가 사방으로 감싸는 GAA(나노시트)로 전환됩니다. GAA는 단채널 효과를 억제하고 채널 폭을 자유롭게 조절(시트 적층)해 구동전류·누설을 개선합니다. TSMC(N2), 삼성(SF2), 인텔(18A)이 2025~2026년 2nm 양산을 경쟁하며, 후면 전력공급(BSPDN)과 High-NA EUV가 핵심 기술로 도입됩니다.
FinFET은 채널 3면을 게이트가 감싸지만 3nm 이하에서는 게이트 제어력이 부족해 단채널 효과와 누설이 커집니다. GAA(나노시트)는 게이트가 채널을 4면 전체로 감싸 정전 제어를 극대화해 누설을 줄이고, 나노시트 폭과 적층 수로 구동전류를 유연하게 설계할 수 있어 2nm급 미세화를 가능하게 합니다.
Q. GAA 나노시트가 FinFET 대비 설계상 갖는 장점은?▾ 답
FinFET은 구동전류를 핀 개수(정수배)로만 조절할 수 있어 폭 양자화 제약이 있습니다. GAA 나노시트는 시트 폭(Weff)을 연속적으로 키우거나 적층 수를 늘려 같은 면적에서 구동전류를 유연하게 설계할 수 있습니다. 또 채널 전둘레 제어로 더 낮은 전압에서 동작해 전력효율이 좋아집니다.
Q. 왜 2nm 세대에 후면전력(BSPDN)·High-NA EUV가 함께 오나요?▾ 답
미세화가 한계에 가까워지며 단일 기술만으로는 PPA(성능·전력·면적) 개선이 어렵습니다. GAA로 트랜지스터를, 후면전력으로 배선 혼잡·IR drop을, High-NA EUV로 패터닝 한계를 각각 풀어 함께 적용해야 세대 효과가 납니다. 즉 소자·배선·리소가 동시에 진화하는 “시스템 스케일링” 시대로 들어선 것입니다.
5
HBM 세대 비교
HBM Generation RoadmapHBM2E→3→3E→4대역폭AI
단면도 (Cross-section) — 옆에서 자른 모습 · 좁은 화면은 좌우로 스크롤💡쉽게 말하면 HBM은 D램을 수직으로 쌓아 엄청난 대역폭을 내는 AI용 메모리. 세대가 올라갈수록 적층 단수·속도·대역폭이 늘어납니다. HBM4부터는 단수와 폭이 더 커집니다.
HBM(High Bandwidth Memory)은 DRAM 다이를 TSV로 수직 적층하고 광폭(1024-bit↑) 인터페이스로 막대한 대역폭을 제공해 AI 가속기(GPU)의 핵심입니다. 세대별로 HBM2E(~3.6 Gbps, 스택당 ~460 GB/s), HBM3(~6.4 Gbps), HBM3E(~9.6 Gbps, 8~12단), HBM4(2026~, 인터페이스 2048-bit로 확대, 16단)로 발전합니다. HBM4는 베이스 다이에 로직 공정을 적용(커스텀)하고 단수·대역폭을 크게 늘리며, 하이브리드 본딩으로 적층 밀도를 높입니다. SK하이닉스·삼성·마이크론이 경쟁합니다.
핵심 포인트
▸TSV 수직 적층 + 광폭 I/O → 초고대역폭 (AI GPU 필수)
▸HBM2E→3→3E→4로 속도·단수·대역폭 상승
▸HBM4: I/O 1024→2048-bit, 16단, 커스텀 베이스 다이
▸핵심 기술: TSV, 마이크로범프→하이브리드 본딩, 워피지 제어
⚠ 주요 불량
워피지(Warpage)
다단 적층 열·응력
영향: 본딩 불량·수율 저하
열 집중
고밀도 적층 발열
영향: 하단 다이 성능·신뢰성 저하
면접 포인트
Q. HBM이 GDDR 대비 대역폭이 높은 이유는?▾ 답
GDDR은 고속(높은 핀 속도)·좁은 버스를 PCB로 길게 연결하지만, HBM은 DRAM을 TSV로 수직 적층하고 인터포저 위에서 1024-bit 이상 초광폭 인터페이스로 GPU와 짧게 연결합니다. 핀당 속도는 낮아도 버스 폭이 압도적으로 넓고 경로가 짧아 총 대역폭과 전력효율이 높습니다. HBM4는 폭을 2048-bit로 더 키웁니다.
Q. HBM4의 “커스텀 베이스 다이”가 의미하는 변화는?▾ 답
기존 HBM의 베이스(로직) 다이는 메모리 제조사가 만들었지만, HBM4부터는 베이스 다이에 파운드리 로직 공정을 적용해 고객 맞춤 기능(컨트롤러·인터페이스 최적화)을 넣는 방향으로 갑니다. 즉 메모리사–파운드리–고객이 협업하는 구조가 되어, 메모리가 단순 표준품에서 맞춤형 시스템 부품으로 진화합니다.
Q. HBM 적층에서 워피지(warpage)와 발열은 왜 문제인가요?▾ 답
얇은 다이를 여러 단 쌓고 본딩하면 재료 간 열팽창 차이로 휘어(warpage) 본딩 불량·미접합이 생기고 수율이 떨어집니다. 또 고밀도 적층은 열이 빠져나갈 경로가 좁아 하단 다이에 열이 집중돼 성능·신뢰성이 저하됩니다. 그래서 박막화·하이브리드 본딩으로 두께·열저항을 줄이고, 더미 TSV·열 패스, 패키지 방열 설계로 관리합니다.