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웨이퍼 검사 & 다이싱
Wafer Probing + DicingEDS Test다이아몬드 블레이드레이저 다이싱
웨이퍼 수준에서 EDS(Electrical Die Sorting) 테스트로 불량 다이를 마킹합니다. 이후 다이아몬드 블레이드 또는 레이저로 개별 칩(다이)으로 절단(다이싱)합니다. 불량 다이는 이후 공정에서 제외됩니다.
핵심 포인트
- ▸EDS: 수천~수만 개 다이를 프로브 카드로 자동 전기 검사
- ▸레이저 다이싱(Stealth Dicing): 내부에 개질층 형성 → 스트레스 없는 절단
- ▸다이싱 전 BG(Back Grinding)으로 웨이퍼 두께 200~750μm 조절
- ▸커프(Kerf): 다이싱 여유 폭 ~50μm → 면적 손실 최소화 필요
⚠ 주요 불량
칩핑(Chipping)
블레이드 마모, 과도한 절단 속도
영향: 다이 모서리 균열 → 신뢰성 저하
라미네이션 박리
보호 테이프 접착 불량
영향: 다이싱 중 파편 오염
면접 포인트
Q. 웨이퍼 수율(Yield)을 계산하는 방법은?▾ 답
Y = e^(-D₀×A) (포아송 모델). D₀는 단위면적당 결함 밀도(cm⁻²), A는 다이 면적입니다. 다이가 클수록 수율이 낮아집니다. 실제로는 Die per Wafer × Yield per Die로 계산합니다.
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다이 어태치
Die Attach (DAF / Epoxy)DAF 필름에폭시 페이스트120°C 큐어
개별 다이를 리드프레임 또는 기판(PCB/세라믹) 위에 접착합니다. 다이 어태치 필름(DAF)이나 에폭시 페이스트를 사용하며, 열경화(큐어)로 기계적 강도를 확보합니다. 적층 패키지에서는 여러 다이를 순서대로 붙입니다.
핵심 포인트
- ▸DAF(Die Attach Film): 두께 균일, 적층 패키지에 적합
- ▸에폭시 접착: 열전도성 필러 추가로 방열 성능 향상 가능
- ▸본딩 높이(Bond Line Thickness, BLT) 균일성 중요
- ▸3D 적층 패키지: 와이어 클리어런스 확보 위해 스페이서 다이 삽입
⚠ 주요 불량
보이드(Void)
에폭시 내 기포, 불완전 경화
영향: 열저항 증가 → 방열 불량 → 신뢰성 저하
다이 틸트
접착제 두께 불균일
영향: 와이어 본딩 높이 오차
면접 포인트
Q. 적층 패키지(PoP, Package on Package)에서 다이 어태치의 특이점은?▾ 답
와이어 본딩 후 다음 다이를 올려야 하므로 아랫 다이 와이어 루프 높이보다 스페이서 다이 두께가 커야 합니다. DAF 적용으로 본딩 면을 균일하게 유지하고, 적층 정밀도를 ±10μm 수준으로 관리합니다.
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와이어 본딩
Wire Bonding (Ball & Stitch)Au/Cu wire 25μm열음파 본딩루프 높이 200μm
다이의 본딩 패드와 기판의 리드를 금(Au) 또는 구리(Cu) 와이어로 연결합니다. 열음파 에너지(초음파+열+압력)로 볼을 패드에 접합하는 볼 본딩 방식이 주류입니다. 와이어 직경은 15~50μm 수준입니다.
핵심 포인트
- ▸Ball bond(1st bond): 볼 형성 후 패드에 접합
- ▸Stitch bond(2nd bond): 기판 리드에 쐐기 접합 후 절단
- ▸Cu 와이어: Au 대비 비용 1/100, 강도 높음 → 단 산화 방지 필요
- ▸와이어 스윕(Wire Sweep): 몰딩 시 수지 흐름으로 와이어 변형 → 단락 위험
⚠ 주요 불량
논-스틱(Non-stick)
본딩 에너지 부족, 패드 오염
영향: 와이어 탈락 → 개방 회로
와이어 스윕
몰딩 수지 고속 주입
영향: 인접 와이어 단락
크래들(Cratering)
과도한 본딩 에너지
영향: 패드 하부 Si 손상
면접 포인트
Q. Au 와이어 대신 Cu 와이어를 쓸 때 주의사항은?▾ 답
Cu는 산화가 잘 되어 볼 형성 시 불활성 가스(N₂+H₂) 환경이 필요합니다. 또한 경도가 높아 패드 손상(크레이터링) 위험이 있어 본딩 파라미터 최적화가 중요합니다.
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몰딩 (에폭시 수지)
Transfer Molding (EMC)EMC 에폭시175°C압력 80 bar
에폭시 몰딩 컴파운드(EMC)로 다이와 와이어를 보호합니다. 트랜스퍼 몰딩 방식으로 금형에 EMC를 주입하고 열경화합니다. 몰딩은 기계적 충격, 수분, 오염으로부터 칩을 보호하는 핵심 공정입니다.
핵심 포인트
- ▸EMC: SiO₂ 필러(~70%) + 에폭시 수지 + 경화제 혼합물
- ▸열팽창계수(CTE) 불일치: 몰드(15~17 ppm/°C) vs Si(2.6 ppm/°C) → 열응력
- ▸로우 α EMC: 방사선(α입자)에 의한 소프트 에러 방지를 위해 저방사성 필러 사용
- ▸그린 패키지: 할로겐프리 EMC (환경 규제 대응)
⚠ 주요 불량
보이드/에어 트랩
수지 주입 속도 과도, 공기 배출 불량
영향: 열전달 불량, 신뢰성 저하
디라미네이션
EMC-다이 간 접착력 부족, 수분 흡수
영향: 파괴적 분리 → 불량 (팝콘 현상)
와이어 스윕
EMC 주입 속도 과다
영향: 와이어 변형 → 단락
면접 포인트
Q. 팝콘 현상(Popcorn crack)이란?▾ 답
패키지 내에 흡수된 수분이 리플로우 솔더링(~260°C) 시 급격히 기화하여 압력이 생기고, EMC가 폭발적으로 박리·균열되는 현상입니다. 방지를 위해 MBB(Moisture Sensitive Level) 관리 및 베이킹 처리를 합니다.
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솔더볼 어태치 (BGA)
Solder Ball Attach (BGA)SAC305 (Sn-Ag-Cu)볼 피치 0.5mm리플로우 260°C
BGA(Ball Grid Array) 패키지에서 기판 하면에 솔더볼을 부착합니다. 솔더볼은 PCB와의 전기·기계적 연결을 담당합니다. SAC305(Sn-3%Ag-0.5%Cu)가 납 없는 표준 솔더 합금입니다.
핵심 포인트
- ▸BGA: 핀 아닌 볼 형태로 I/O 밀도 높음, QFP 대비 기생 인덕턴스 낮음
- ▸SAC305: RoHS 규제 대응 납 없는 솔더. 녹는점 ~217°C
- ▸볼 피치 축소 추세: 1.0→0.8→0.5→0.4mm (Fan-out 패키지)
- ▸솔더 조인트 높이(Stand-off Height): 언더필 충전 공간 확보
⚠ 주요 불량
솔더 브릿지
솔더볼 피치 불량, 리플로우 과다
영향: 인접 볼 단락
솔더볼 탈락
접착 불량, CTE 불일치 응력
영향: 개방 회로
콜드 솔더(Cold Solder)
리플로우 온도 부족
영향: 저항 증가, 간헐적 접촉 불량
면접 포인트
Q. FC(Flip Chip)과 Wire Bond의 차이점은?▾ 답
Wire Bond는 패드가 다이 주변부에 있어 와이어를 기판까지 연결합니다. Flip Chip은 다이를 뒤집어 범프(bump)로 직접 기판에 연결하므로 I/O 밀도가 높고 전기적 경로가 짧아 고속 신호에 유리합니다.
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마킹 & 최종 검사
Laser Marking + Final Test레이저 마킹ATE 테스트번인(Burn-in)
레이저로 패키지 상면에 제품명, 로트 번호, 날짜 코드를 마킹합니다. 이후 ATE(자동 테스트 장비)로 전기적 최종 검사를 수행하고, 번인(Burn-in) 테스트로 초기 불량을 선별합니다.
핵심 포인트
- ▸ATE: 수백~수천 핀을 동시 테스트, 온도/주파수 조건 변경
- ▸번인: 125°C + 가속 전압 → 초기 불량(Infant Mortality) 스크리닝
- ▸테스트 커버리지(Fault Coverage) > 98% 목표
- ▸SLT(System Level Test): 실제 보드에서 동작 검증
⚠ 주요 불량
ESD 손상
정전기 방전으로 게이트 산화막 파괴
영향: 잠재적 신뢰성 불량 → 현장 불량 가능성
마킹 오류
레이저 에너지/위치 오류
영향: 제품 추적 불가, 혼용 위험
면접 포인트
Q. OSAT(외주 패키징·테스트) 회사와 IDM의 차이는?▾ 답
IDM(Integrated Device Manufacturer)은 설계·제조·패키징을 모두 자체 수행합니다(삼성, Intel). OSAT(ASE, Amkor 등)는 패브리스 또는 IDM의 다이를 받아 패키징·테스트만 담당합니다. 최근 TSMC의 CoWoS 같은 첨단 패키징으로 경계가 흐려지고 있습니다.
Q. 패키지 신뢰성 테스트 종류는?▾ 답
JEDEC 표준에 따라 ① HTSL(고온 저장) ② TC(온도 사이클) ③ HAST(고온가속 수명) ④ MSL(습기 민감도) 등을 수행합니다. 각 테스트는 현장 수명 10년 이상을 가속 조건으로 검증합니다.
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완성 패키지 & 신뢰성
Final Package + Reliability QualificationHTSL 150°C/1000hTC -55~125°CHAST 130°C/85%RH
완성된 패키지는 JEDEC 신뢰성 시험을 통과해야 출하됩니다. 고온 저장, 온도 사이클, 가속 수명 시험 등을 통해 10년 이상의 현장 수명을 보장합니다.
핵심 포인트
- ▸HTSL: 고온(150°C)에서 금속 마이그레이션·계면 열화 가속
- ▸TC: 열팽창 차이에 의한 기계적 피로(솔더 조인트, PCB 랜드)
- ▸HAST: 수분+온도 복합으로 부식·이온 마이그레이션 가속
- ▸FIT(Failure In Time): 10⁹소자·시간당 불량 수. 목표 FIT < 1
⚠ 주요 불량
솔더 조인트 피로 균열
온도 사이클 시 CTE 불일치 응력 누적
영향: 현장에서 간헐적 불량 → 필드 불량 리콜
이온 마이그레이션(CAF)
수분+전압으로 Cu 이온 이동
영향: PCB 기판 내 단락
면접 포인트
Q. 아레니우스(Arrhenius) 모델을 신뢰성에서 어떻게 활용하나요?▾ 답
가속 수명 시험 결과를 실제 사용 온도로 외삽합니다. MTTF(평균고장시간) ∝ e^(Ea/kT)로 온도가 10°C 상승하면 수명이 약 절반이 됩니다. Ea(활성화 에너지)는 고장 메커니즘마다 다릅니다(EM: ~0.8eV, 부식: ~0.7eV).
Q. CoWoS, FOPLP 등 첨단 패키징이 주목받는 이유는?▾ 답
미세화 한계로 단일 칩 성능 향상이 어려워졌습니다. 여러 칩렛(chiplet)을 하나의 패키지에 집적하는 이종 집적(heterogeneous integration)으로 성능을 높이는 방향입니다. HBM+GPU를 하나의 패키지에 넣는 NVIDIA H100의 CoWoS가 대표적입니다.