지금 반도체 산업은 어디로 가는가
AI가 메모리·로직·패키징의 판을 다시 짜고 있습니다. 면접 전에 꼭 짚어야 할 최신 흐름을 분야별로 정리했습니다. 각 토픽의 “취준 포인트”는 면접에서 그대로 활용할 수 있습니다.
AI 슈퍼사이클과 HBM4 경쟁
생성형 AI·LLM 학습 수요가 폭발하며 AI 가속기(GPU)의 핵심 부품인 HBM이 메모리 업황을 견인하고 있습니다. HBM3E(8~12단)가 양산 주류이고, 2026년부터 인터페이스 폭을 1024→2048-bit로 키운 HBM4가 본격화됩니다. HBM4는 베이스 다이에 로직 파운드리 공정을 적용한 “커스텀 HBM”으로 진화해, 메모리·파운드리 협업이 핵심이 됩니다.
- ▸HBM3E: 8~12단 적층, 스택당 ~1.2 TB/s, 엔비디아 GPU에 탑재
- ▸HBM4(2026~): I/O 2048-bit, 16단, 커스텀 로직 베이스 다이
- ▸적층 본딩이 마이크로범프 → 하이브리드 본딩(무범프)으로 전환
- ▸HBM이 D램 영업이익의 큰 비중 차지 — 메모리 3사 핵심 격전지
2nm GAA 양산 경쟁 본격화
로직 미세화가 FinFET을 넘어 GAA(Gate-All-Around, 나노시트) 구조의 2nm 노드로 진입했습니다. TSMC(N2), 삼성(SF2), 인텔(18A)이 2025~2026년 양산을 두고 경쟁합니다. GAA는 게이트가 채널을 4면 감싸 단채널 효과를 억제하고, 나노시트 폭으로 구동전류를 유연하게 설계합니다.
- ▸TSMC N2 · 삼성 SF2 · 인텔 18A — 2nm급 동시 경쟁
- ▸구조: FinFET → GAA 나노시트(채널 4면 제어)
- ▸인텔 18A는 GAA(RibbonFET) + 후면전력(PowerVia) 동시 도입
- ▸High-NA EUV가 후속 노드(A14 등) 양산에 투입 시작
첨단 패키징 · 칩렛 시대
미세화가 비싸지고 느려지면서, 작은 칩(칩렛)을 한 패키지에 이어붙여 성능을 올리는 “More than Moore” 첨단 패키징이 핵심 경쟁력이 됐습니다. TSMC의 CoWoS(2.5D)가 AI GPU+HBM 통합의 표준이 됐고, 3D 적층·하이브리드 본딩으로 발전합니다.
- ▸CoWoS(2.5D): 실리콘 인터포저 위에 GPU+HBM 통합 — AI 칩 표준
- ▸칩렛(Chiplet): 기능별 다이를 분리 제작 후 결합(수율·비용 ↑)
- ▸하이브리드 본딩: 범프 없이 Cu-Cu 직접 접합 → 초미세 피치
- ▸CoWoS 생산능력이 AI 칩 공급의 병목 — 증설 경쟁
차세대 메모리 모듈 — LPCAMM2 · SOCAMM
AI 서버·온디바이스 AI가 늘며 “저전력 LPDDR을 어떻게 모듈로 만들까”가 새 격전지가 됐습니다. 기존 SO-DIMM은 소켓 삽입식이라 신호 무결성·전력에 한계가 있어, LPDDR을 기판에 압착 접속(Compression Attached)하는 LPCAMM2(노트북·PC)와 SOCAMM(AI 서버)이 등장했습니다. 교체 가능한 모듈이면서 온보드 LPDDR 수준의 저전력·고대역폭·소형화를 노립니다.
- ▸LPCAMM2: LPDDR5X 기반, SO-DIMM 대비 공간 ~60%↓·저전력, 교체 가능
- ▸SOCAMM: 엔비디아 AI 서버(GB 계열) 겨냥한 LPDDR 모듈 폼팩터
- ▸Compression Attached: 소켓 삽입 대신 압착 접속 → 신호·전력 개선
- ▸Wide I/O 계열과 함께 “저전력 LPDDR의 모듈화” 흐름
후면 전력공급 (BSPDN)
지금까지 신호와 전원 배선이 모두 칩 앞면에 몰려 혼잡했는데, 전원 배선을 웨이퍼 뒷면으로 옮기는 BSPDN(Backside Power Delivery Network)이 도입됩니다. 신호 배선 혼잡을 줄이고 전압 강하(IR drop)를 개선해 성능·전력효율을 끌어올립니다. 인텔 PowerVia가 선두입니다.
- ▸전원 배선을 웨이퍼 후면으로 분리 → 앞면 신호 배선 여유
- ▸IR drop 감소 → 동작 전압·전력 효율 개선
- ▸인텔 PowerVia(18A), TSMC·삼성도 2nm 이후 도입
- ▸초박형 웨이퍼·후면 TSV·정밀 본딩 등 난도 높은 공정 필요
High-NA EUV 도입
EUV 노광의 개구수(NA)를 0.33에서 0.55로 키운 High-NA EUV가 양산 라인에 들어오기 시작했습니다. 더 미세한 패턴을 한 번에 찍어(single exposure) 멀티패터닝을 줄여 비용·공정 수를 절감하지만, 장비가 대당 4천억 원대로 매우 비싸고 시야(field)가 절반이라 새로운 설계 대응이 필요합니다.
- ▸NA 0.33 → 0.55 → 해상도 향상, 멀티패터닝 단계 축소
- ▸ASML EXE 시리즈 — 인텔이 가장 먼저 도입
- ▸하프 필드(half-field)·고가 장비 등 운영 과제
- ▸2nm 이하(A14 등) 본격 미세화의 핵심 인프라
유리기판 (Glass Substrate)
기존 유기(플라스틱) 기판의 휨·미세배선 한계를 넘기 위해, 평탄도·치수 안정성이 뛰어난 유리 기판이 차세대 패키지 기판으로 부상합니다. 더 미세한 배선과 대면적 패키지, 더 많은 칩렛 집적이 가능해 AI·고성능 패키지에 유망합니다.
- ▸유기기판 대비 평탄도·강성·치수안정성 우수 → 미세배선·대면적
- ▸TGV(Through Glass Via)로 수직 연결
- ▸인텔이 2030년 전후 상용화 로드맵 제시, 삼성·SKC 등 참여
- ▸균열·취성, 가공 난도 등 양산 과제
CXL · PIM — 메모리 혁신
데이터센터의 메모리 병목을 풀기 위한 새로운 접근이 확산됩니다. CXL(Compute Express Link)은 메모리를 풀(pool)처럼 확장·공유하게 하고, PIM(Processing-in-Memory)은 연산 기능을 메모리 안에 넣어 데이터 이동을 줄입니다. “메모리 월(memory wall)” 극복이 목표입니다.
- ▸CXL: 메모리 용량·대역폭 확장, 이종 장치 메모리 공유·풀링
- ▸PIM: 메모리 내부 연산 → 데이터 이동·전력 절감 (HBM-PIM 등)
- ▸AI·인메모리 컴퓨팅 수요와 결합해 주목
- ▸표준화·생태계(소프트웨어 지원)가 확산 관건
전력반도체 (SiC · GaN) 확산
전기차·재생에너지·AI 데이터센터 전력 수요로 와이드 밴드갭 전력반도체가 빠르게 성장합니다. SiC는 고전압 EV 인버터·충전 인프라, GaN은 고속 충전기·데이터센터 전원·RF에 채택이 늘고 있습니다. 8인치 SiC 웨이퍼 전환으로 원가가 내려가는 중입니다.
- ▸SiC: EV 메인 인버터·급속충전 — 6인치→8인치 웨이퍼 전환
- ▸GaN: 고속 충전기·서버 전원·5G RF, GaN-on-Si로 원가 절감
- ▸AI 데이터센터 전력 효율 이슈로 수요 추가 확대
- ▸결정 결함·웨이퍼 단가·신뢰성이 여전한 과제
공급망 재편 · 지정학 리스크
반도체가 전략 자산이 되며 각국이 자국 생산을 늘리고 있습니다. 미국 CHIPS법, EU·일본·한국의 투자 인센티브로 신규 팹이 늘고, 첨단 장비·기술의 대중국 수출규제가 공급망을 재편합니다. 인력·소재·장비의 지역 분산이 화두입니다.
- ▸미국 CHIPS법 등 보조금 → TSMC·삼성·인텔 미국 팹 증설
- ▸첨단 EUV·장비 대중국 수출규제 지속
- ▸소재·부품·장비(소부장) 국산화·다변화 강조
- ▸인력난 — 반도체 전공·실무 인재 수요 지속