밴드, 페르미 준위, 그리고 PN 접합

반도체를 다루는 거의 모든 논의는 전자가 어떤 에너지를 차지할 수 있고, 실제로 얼마나 차지하고 있는가로 환원됩니다. 앞의 것이 에너지 밴드이고, 뒤의 것이 페르미-디랙 분포입니다.

페르미 준위는 확률이 절반이 되는 에너지

페르미 준위 E_f는 “전자가 채워져 있는 높이”가 아니라 그 에너지를 전자가 차지할 확률이 정확히 0.5가 되는 지점입니다. 온도가 0 K이면 분포는 계단이 되어 E_f 아래는 가득, 위는 텅 비어 있습니다. 온도가 올라가면 계단이 ±수 kT 폭으로 번지고, 그 번진 꼬리만큼의 전자가 전도대에 올라갑니다.

상온에서 kT는 약 25.9 meV입니다. 실리콘의 밴드갭 1.12 eV는 그 40배가 넘으므로, 순수한 실리콘에서 전도대에 올라간 전자는 극히 적습니다. 도핑은 이 사정을 바꾸는 일입니다.

도핑은 페르미 준위를 옮기는 일

n형 도핑을 하면 전자가 많아지고, 그만큼 페르미 준위가 전도대 쪽으로 올라갑니다. p형이면 반대로 가전자대 쪽으로 내려갑니다. 시뮬레이션에서 도핑 농도를 올리며 주황 선이 어느 쪽으로 움직이는지 확인해 보세요.

붙이는 순간 생기는 것들

p형과 n형을 붙이면 전자는 많은 쪽에서 적은 쪽으로, 정공은 그 반대로 확산합니다. 넘어간 캐리어가 사라진 자리에는 이동하지 못하는 이온만 남습니다. n측에는 양이온, p측에는 음이온이 남고, 이 고정 전하가 만드는 전기장이 더 이상의 확산을 막습니다. 이 균형점에서 캐리어가 비어 있는 영역이 공핍층이고, 양쪽 사이의 전위차가 내부 전위 V_bi입니다.

한쪽 도핑만 올려 보면 공핍층이 농도가 낮은 쪽으로 더 깊이 퍼지는 것을 볼 수 있습니다. 양쪽의 고정 전하량이 같아야 하므로, 농도가 낮은 쪽은 같은 전하를 모으려고 더 넓은 영역을 비워야 하기 때문입니다. 이 비대칭이 실제 소자에서 한쪽 농도만으로 공핍층을 계산해도 되는 근거가 됩니다.

바이어스가 하는 일

순방향 전압은 장벽을 낮춥니다. 장벽을 넘을 수 있는 캐리어 수가 지수적으로 늘어나므로 전류도 지수적으로 커집니다. 역방향 전압은 장벽을 더 높이고 공핍층을 넓혀, 소수 캐리어가 만드는 작은 포화 전류만 남깁니다. 오른쪽 I–V 곡선에서 순방향 0.6 V 부근부터 전류가 치솟는 모습이 그 결과입니다.

C–V 곡선은 MOS의 신분증

게이트 전압을 낮은 쪽에서 높은 쪽으로 훑으면 MOS 커패시터는 세 영역을 지납니다. 축적에서는 산화막만 커패시터로 작동해 용량이 최대(C_ox)이고, 공핍에서는 공핍층이 직렬로 붙어 용량이 떨어지며, 반전에서는 고주파 기준으로 최소값에 머뭅니다.

그래서 C_ox에서 산화막 두께를, 용량이 떨어지는 기울기에서 기판 도핑을, 곡선이 꺾이는 위치에서 문턱전압을 읽을 수 있습니다. 공정 관리에서 C–V 측정이 기본이 되는 이유입니다.

High-k가 필요해진 이유

소자를 줄이려면 게이트 제어력을 키워야 하고, 그러려면 C_ox를 키워야 합니다. SiO₂로는 두께를 줄이는 방법밖에 없는데, 1 nm 근처가 되면 전자가 터널링으로 새어 나가 누설 전류가 폭증합니다. 유전율이 높은 재료를 쓰면 같은 전기적 두께(EOT)를 더 두꺼운 물리적 두께로 얻을 수 있습니다. 시뮬레이션에서 EOT를 그대로 두고 절연막만 High-k로 바꿔 보면 물리적 두께와 누설이 어떻게 달라지는지 보입니다.