DRAM은 어떻게 1과 0을 기억하는가

앞에서 본 MOSFET은 전압을 걸고 있는 동안에만 채널이 열립니다. 전원을 끊으면 아무것도 남지 않습니다. 그런데 컴퓨터는 값을 붙잡아 둘 곳이 필요합니다. DRAM은 그 문제를 아주 단순하게 풉니다. 트랜지스터 옆에 작은 양동이를 하나 달아 두고, 물이 차 있으면 1, 비어 있으면 0으로 읽는 것입니다.

부품 두 개가 전부다

DRAM 셀은 액세스 트랜지스터 한 개와 커패시터 한 개, 이른바 1T1C 구조입니다. 트랜지스터의 게이트는 워드라인에, 한쪽 단자는 비트라인에 붙어 있습니다. 워드라인을 올리면 트랜지스터가 열려 비트라인과 커패시터가 이어지고, 내리면 커패시터가 혼자 남습니다.

부품이 둘뿐이라 셀 하나가 차지하는 면적이 아주 작습니다. 하프 피치를 F라고 할 때 요즘 셀은 6F² 정도이고, F가 15 nm라면 셀 하나가 0.0014 µm²입니다. 같은 값을 저장하는 데 트랜지스터를 여섯 개 쓰는 SRAM보다 스무 배 이상 촘촘합니다. 메인 메모리가 DRAM인 이유가 이것입니다.

읽기가 어려운 진짜 이유

문제는 커패시터가 너무 작다는 점입니다. 셀 용량 C_s는 6~10 fF인데, 거기에 매달린 비트라인은 수백 개의 셀과 긴 배선을 달고 있어 C_bl이 그 네다섯 배입니다. 읽을 때는 비트라인을 미리 Vcc/2로 채워 두고 워드라인을 여는데, 이때 셀의 전하와 비트라인의 전하가 섞이면서(차지 셰어링) 비트라인 전압이 아주 조금 움직입니다.

숫자를 넣어 보면 100~200 mV밖에 안 됩니다. 1.1 V 전원에서 1과 0의 차이가 고작 그 정도라는 뜻입니다. 이 작은 차이를 붙잡아 온전한 0 V와 1.1 V로 되살리는 것이 센스앰프의 일입니다. 위 시뮬레이션에서 비트라인에 매달린 셀 수를 1024개로 늘려 보면 신호가 어떻게 줄어드는지 바로 보입니다. 그래서 실제 칩은 비트라인을 짧게 끊어 여러 뱅크로 나눕니다.

그래서 커패시터를 깊게 판다

신호를 키우려면 C_s를 키워야 하는데, 커패시턴스는 면적에 비례하고 유전막 두께에 반비례합니다. 그런데 셀이 차지할 수 있는 바닥 면적은 계속 줄어듭니다. 남은 방법은 두 가지뿐입니다.

첫째는 위로 파는 것입니다. 바닥에 지름 25 nm짜리 구멍을 뚫되 높이를 1.5 µm까지 세우면 옆면 넓이만으로 11만 nm²가 나옵니다. 종횡비가 60:1을 넘는 이 구멍을 똑바로 뚫는 것이 앞서 본 식각의 이방성이 극한까지 필요한 이유이고, 그 좁은 구멍 안쪽에 유전막을 고르게 입히는 것이 ALD가 필요한 이유입니다.

둘째는 유전율이 높은 물질을 쓰는 것입니다. 같은 전기적 두께(EOT)를 SiO₂로 만들려면 0.5 nm까지 얇게 깎아야 해서 전자가 그냥 새어 나갑니다. 대신 유전율이 40쯤 되는 ZrO₂를 쓰면 물리적으로는 5 nm를 쌓고도 전기적으로는 0.5 nm처럼 동작합니다.

전하는 반드시 샌다

워드라인을 내려도 트랜지스터는 완전히 닫히지 않습니다. 누설 전류가 흐르고, 접합에서도 전하가 빠져나갑니다. 셀 하나가 새는 양은 fA(10⁻¹⁵ A) 수준이지만 담긴 전하 자체가 fC 수준이라, 수십 밀리초면 신호가 센스앰프의 한계까지 줄어듭니다.

그래서 DRAM은 아무도 건드리지 않아도 모든 셀을 주기적으로 읽고 다시 씁니다. 이것이 리프레시이고, 표준은 64 ms입니다. D는 Dynamic의 D인데, 가만히 두면 잊어버리기 때문에 붙은 이름입니다.

누설은 온도에 아주 민감합니다. 대략 9 °C마다 두 배로 늘어나서, 85 °C를 넘는 구간에서는 리프레시 주기를 32 ms로 절반 줄입니다. 위에서 온도 슬라이더를 95 °C로 올려 보면 보존 시간이 어떻게 무너지는지 보입니다. 서버 DRAM의 발열 관리가 성능 문제인 이유가 여기에 있습니다.

이어지는 이야기

DRAM은 전원을 끊으면 사라집니다. 전원 없이도 남아 있어야 하는 저장은 다른 원리가 필요하고, 그 답이 전하를 아예 가둬 버리는 낸드 플래시입니다. 다음 글에서 이어집니다.